高性能網(wǎng)絡(luò)處理器體系結(jié)構(gòu)及關(guān)鍵技術(shù)

第1章 緒論
1.1 網(wǎng)絡(luò)處理器的興起與發(fā)展
1.1.1 網(wǎng)絡(luò)處理器的演化歷程
1.1.2 網(wǎng)絡(luò)處理器的特征結(jié)構(gòu)
1.1.3 高性能網(wǎng)絡(luò)處理器的應(yīng)用需求
1.2 高性能網(wǎng)絡(luò)處理器的設(shè)計(jì)挑戰(zhàn)
第2章 外相關(guān)工作
2.1 網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
2.1.1 控制流網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
2.1.2 數(shù)據(jù)流網(wǎng)絡(luò)處理器體系結(jié)構(gòu)
2.2 網(wǎng)絡(luò)處理器硬件加速
2.2.1 協(xié)處理器與 指令
2.2.2 硬件加速資源合成
2.3 異構(gòu)網(wǎng)絡(luò)處理器協(xié)同處理模式
2.3.1 Look-aside協(xié)同處理模型
2.3.2 In-1ine協(xié)同處理模型
2.4 本章小結(jié)
第3章 粗粒度數(shù)據(jù)流網(wǎng)絡(luò)處理器
3.1 粗粒度數(shù)據(jù)流網(wǎng)絡(luò)處理器結(jié)構(gòu)
3.1.1 基本概念
3.1.2 DvnaNP體系結(jié)構(gòu)
3.2 粗粒度數(shù)據(jù)流網(wǎng)絡(luò)處理器處理模型
3.2.1 核心處理單元
3.2.2 入口/出口管理引擎
3.2.3 共享資源訪問單元
3.2.4 全局調(diào)度器
3.3 硬件加速資源自動(dòng)合成機(jī)制
3.3.1 整體設(shè)計(jì)
3.3.2 硬件加速資源選擇算法
3.3.3 DvnaHB工具鏈
3.4 處理資源分配調(diào)度機(jī)制
3.4.1 整體設(shè)計(jì)
3.4.2 處理資源靜態(tài)分配
3.4.3 令牌處理路徑動(dòng)態(tài)調(diào)度
3.5 本章小結(jié)
第4章 可重構(gòu)通用多核網(wǎng)絡(luò)處理器
4.1 可重構(gòu)通用多核網(wǎng)絡(luò)處理器架構(gòu)設(shè)計(jì)
4.1.1 問題和需求分析
4.1.2 PicoArch模型及其特點(diǎn)
4.1.3 PicoArch協(xié)同處理流程
4.2 可重構(gòu)協(xié)同分組處理模型
4.2.1 整體設(shè)計(jì)
4.2.2 協(xié)議無(wú)關(guān)匹配部件
4.2.3 動(dòng)作處理部件
4.3 協(xié)議無(wú)關(guān)可編程解析器
4.3.1 可編程解析器設(shè)計(jì)背景
4.3.2 可編程解析器設(shè)計(jì)
4.3.3 可編程解析器關(guān)鍵模塊設(shè)計(jì)
4.4 網(wǎng)絡(luò)功能快速重構(gòu)技術(shù)
4.4.1 需求分析和方案設(shè)計(jì)