計(jì)算機(jī)組成原理實(shí)驗(yàn)教程

目 錄
第1章 概論\t1
1．1 TD-CMA實(shí)驗(yàn)系統(tǒng)\t1
1．1．1 TD-CMA實(shí)驗(yàn)系統(tǒng)的功能及特點(diǎn)\t1
1．1．2 TD-CMA實(shí)驗(yàn)系統(tǒng)的硬件環(huán)境\t2
1．1．3 TD-CMA實(shí)驗(yàn)系統(tǒng)的軟件開發(fā)環(huán)境\t4
1．2 數(shù)字電路基礎(chǔ)\t6
1．2．1 基本邏輯門電路\t6
1．2．2 組合邏輯門電路\t9
1．2．3 時(shí)序邏輯電路\t15
1．3 指令系統(tǒng)\t19
1．3．1 機(jī)器指令系統(tǒng)\t19
1．3．2 計(jì)算機(jī)微指令\t22
第2章 組成原理實(shí)驗(yàn)項(xiàng)目\t27
2．1 TD-CMA實(shí)驗(yàn)系統(tǒng)認(rèn)識(shí)實(shí)驗(yàn)\t27
2．2 總線數(shù)據(jù)傳輸控制實(shí)驗(yàn)\t31
2．3 靜態(tài)隨機(jī)存儲(chǔ)器讀/寫實(shí)驗(yàn)\t39
2．4 算術(shù)邏輯運(yùn)算實(shí)驗(yàn)\t44
2．5 微程序控制器實(shí)驗(yàn)\t50
2．6 中斷控制實(shí)驗(yàn)\t56
2．7 DMA控制實(shí)驗(yàn)\t59
第3章 綜合性實(shí)驗(yàn)項(xiàng)目\t62
3．1 CPU與簡(jiǎn)單模型機(jī)設(shè)計(jì)實(shí)驗(yàn)\t62
3．2 復(fù)雜模型機(jī)設(shè)計(jì)實(shí)驗(yàn)\t68
3．3 帶中斷處理能力的模型機(jī)設(shè)計(jì)實(shí)驗(yàn)\t78
3．4 帶DMA控制功能的模型機(jī)設(shè)計(jì)實(shí)驗(yàn)\t92
3．5 典型I/O接口8253擴(kuò)展設(shè)計(jì)實(shí)驗(yàn)\t99
第4章 基于EDA平臺(tái)的實(shí)驗(yàn)項(xiàng)目\t104
4．1 Verilog HDL語(yǔ)言基礎(chǔ)知識(shí)\t104
4．1．1 Verilog HDL語(yǔ)言概述\t104
4．1．2 Verilog HDL語(yǔ)言簡(jiǎn)單示例\t105
4．1．3 Verilog HDL語(yǔ)言語(yǔ)法特點(diǎn)\t105
4．2 Quartus II的基本使用方法\t111
4．2．1 Quartus II概述\t111
4．2．2 Quartus II使用教程\t111
4．3 EDA實(shí)驗(yàn)平臺(tái)認(rèn)識(shí)實(shí)驗(yàn)\t114
4．4 超前進(jìn)位加法器設(shè)計(jì)實(shí)驗(yàn)\t119
4．5 硬布線控制器模型機(jī)設(shè)計(jì)實(shí)驗(yàn)\t124
4．6 陣列乘法器設(shè)計(jì)實(shí)驗(yàn)\t129
4．7 Cache控制器設(shè)計(jì)實(shí)驗(yàn)\t131
4．8 基于RISC技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn)\t137
附錄A TD-CMA實(shí)驗(yàn)系統(tǒng)單元電路\t143
附錄B 常用模塊引腳名稱及有效表\t160
附錄C 微程序P判別條件說(shuō)明\t163
附錄D 實(shí)驗(yàn)報(bào)告參考格式\t164
參考文獻(xiàn)\t167