深入理解FPGA電子系統(tǒng)設(shè)計(jì)：基于Quartus Prime與VHDL的Altera FPGA

目錄



第1章FPGA開發(fā)簡介

1.1可編程邏輯器件概述

1.2FPGA芯片

1.2.1FPGA框架結(jié)構(gòu)

1.2.2Intel公司的FPGA

1.3FPGA開發(fā)工具

1.4基于FPGA的開發(fā)流程

1.4.1FPGA設(shè)計(jì)方法概論

1.4.2典型FPGA開發(fā)流程

1.4.3FPGA的配置

1.4.4基于FPGA的SoC設(shè)計(jì)方法

第2章VHDL硬件描述語言

2.1程序基本結(jié)構(gòu)

2.2VHDL程序語法規(guī)則

2.3并行語句

2.4順序語句

2.5子程序及子程序調(diào)用語句

第3章Quartus Prime設(shè)計(jì)開發(fā)環(huán)境

3.1Quartus Prime概述

3.2Quartus Prime設(shè)計(jì)流程

3.2.1設(shè)計(jì)輸入

3.2.2設(shè)計(jì)處理

3.2.3波形仿真

3.2.4器件編程

3.3嵌入式邏輯分析儀使用

第4章基本電路的VHDL設(shè)計(jì)

4.1優(yōu)先編碼器

4.2數(shù)據(jù)選擇器

4.3組合邏輯電路與并行語句、進(jìn)程語句的關(guān)系

4.4運(yùn)算電路

4.5時鐘信號

4.6鎖存器和觸發(fā)器

4.7同步、異步信號描述

4.8同步電路設(shè)計(jì)原則

4.9計(jì)數(shù)器

4.10分頻電路

4.11寄存器

4.12狀態(tài)機(jī)

4.13動態(tài)掃描電路

第5章基于IP的設(shè)計(jì)

5.1IP核

5.2觸發(fā)器IP核的VHDL設(shè)計(jì)應(yīng)用

5.3存儲器IP核的VHDL設(shè)計(jì)應(yīng)用

5.4鎖相環(huán)IP核的VHDL設(shè)計(jì)應(yīng)用

5.5運(yùn)算電路IP核的VHDL設(shè)計(jì)應(yīng)用

第6章人機(jī)交互接口設(shè)計(jì)

6.1鍵盤掃描電路的VHDL設(shè)計(jì)

6.1.1設(shè)計(jì)原理

6.1.2設(shè)計(jì)實(shí)現(xiàn)

6.1.3仿真驗(yàn)證

6.2液晶驅(qū)動電路的VHDL設(shè)計(jì)

6.2.1設(shè)計(jì)原理

6.2.2設(shè)計(jì)實(shí)現(xiàn)

6.2.3仿真驗(yàn)證

第7章數(shù)字信號處理

7.1差錯控制電路的VHDL設(shè)計(jì)(CRC校驗(yàn)電路)

7.1.1設(shè)計(jì)原理

7.1.2校驗(yàn)電路的VHDL實(shí)現(xiàn)

7.1.3仿真驗(yàn)證

7.2濾波電路的VHDL設(shè)計(jì)

7.2.1設(shè)計(jì)原理

7.2.2FIR濾波電路的設(shè)計(jì)實(shí)現(xiàn)

7.2.3仿真驗(yàn)證

7.3HDB3基帶信號編譯碼電路的VHDL設(shè)計(jì)

7.3.1設(shè)計(jì)原理

7.3.2設(shè)計(jì)實(shí)現(xiàn)

7.3.3仿真驗(yàn)證

第8章密碼算法設(shè)計(jì)

8.1分組密碼算法的VHDL設(shè)計(jì)(SM4)

8.1.1SM4算法原理

8.1.2設(shè)計(jì)實(shí)現(xiàn)

8.1.3仿真驗(yàn)證

8.2流密碼算法的VHDL設(shè)計(jì)(ZUC)

8.2.1ZUC算法原理

8.2.2設(shè)計(jì)實(shí)現(xiàn)

8.2.3仿真驗(yàn)證

8.3HASH算法的VHDL設(shè)計(jì)(SM3)

8.3.1SM3算法原理

8.3.2設(shè)計(jì)實(shí)現(xiàn)

8.3.3仿真驗(yàn)證

第9章基于Nios Ⅱ的SOPC系統(tǒng)開發(fā)

9.1簡介

9.1.1SOPC技術(shù)

9.1.2Nios Ⅱ嵌入式處理器

9.1.3Qsys開發(fā)工具

9.2SOPC硬件開發(fā)

9.2.1啟動Qsys

9.2.2添加Nios Ⅱ及外設(shè)IP模塊

9.2.3集成Nios Ⅱ系統(tǒng)至Quartus Prime

9.3SOPC軟件系統(tǒng)開發(fā)

9.3.1創(chuàng)建Nios Ⅱ工程

9.3.2設(shè)置工程的系統(tǒng)屬性

9.3.3程序編寫及編譯

9.3.4代碼調(diào)試及運(yùn)行

第10章基于VHDL的FPGA設(shè)計(jì)實(shí)例

10.1多路選擇器

10.2寄存器

10.3移位寄存器

10.4計(jì)數(shù)器

10.5分頻器

10.6元件例化

10.7狀態(tài)機(jī)1

10.8狀態(tài)機(jī)2

10.9DES算法S盒

10.10DES算法初始置換IP

10.11十六進(jìn)制數(shù)的共陰極7段數(shù)碼顯示譯碼器

10.12七人表決器的設(shè)計(jì)

10.13動態(tài)掃描顯示電路

10.14四人搶答器的設(shè)計(jì)

10.15偽隨機(jī)數(shù)產(chǎn)生器

10.16彩燈控制器1

10.17彩燈控制器2

10.18彩色LED點(diǎn)陣顯示電路設(shè)計(jì)

10.19計(jì)算器設(shè)計(jì)

10.20序列檢測器

10.21自動售貨機(jī)

10.22直流電機(jī)轉(zhuǎn)速控制電路

10.23籃球競賽30秒計(jì)時器

10.24電梯控制器

附錄1DES算法的S盒

附錄2VHDL保留字

參考文獻(xiàn)