ModelSim電子系統(tǒng)分析及仿真（第3版）

目 錄
第1章 概 述 1
1．1 IC設(shè)計(jì)與ModelSim 2
1．1．1 IC設(shè)計(jì)基本流程 2
1．1．2 ModelSim概述 3
1．2 ModelSim應(yīng)用基本流程 5
1．3 ModelSim基本仿真流程 5
1．3．1 創(chuàng)建一個(gè)工作庫(kù) 6
1．3．2 編譯設(shè)計(jì)文件 7
1．3．3 運(yùn)行仿真 8
1．3．4 查看結(jié)果 9
1．4 ModelSim工程仿真流程 9
1．4．1 創(chuàng)建工程及工程庫(kù) 10
1．4．2 創(chuàng)建新文件 11
1．4．3 加載設(shè)計(jì)文件 12
1．4．4 編譯源文件 13
1．4．5 運(yùn)行仿真和查看結(jié)果 14
1．4．6 工程調(diào)試 14
第2章 操 作 界 面 16
2．1 整體界面 17
2．2 菜單欄 17
2．2．1 File菜單 18
2．2．2 Edit菜單 25
2．2．3 View菜單 28
2．2．4 Compile菜單 29
2．2．5 Simulate菜單 31
2．2．6 Add菜單 34
2．2．7 Tools菜單 34
2．2．8 Layout菜單 40
2．2．9 Bookmarks菜單 40
2．2．10 Window菜單 41
2．2．11 Help菜單 43
2．3 工具欄 43
2．4 標(biāo)簽區(qū) 44
2．5 命令窗口 45
2．6 MDI窗口 45
2．6．1 源文件窗口 46
2．6．2 波形窗口 47
2．6．3 列表窗口 48
2．6．4 數(shù)據(jù)流窗口 48
2．6．5 屬性窗口 49
2．6．6 進(jìn)程窗口 50
2．6．7 對(duì)象窗口 50
2．6．8 存儲(chǔ)器窗口 51
2．6．9 原理圖窗口 51
2．6．10 觀察窗口 52
2．6．11 狀態(tài)機(jī)窗口 52
2．7 界面的設(shè)置 53
2．7．1 定制用戶界面 53
2．7．2 設(shè)置界面參數(shù) 55
第3章 工 程 和 庫(kù) 57
3．1 ModelSim工程 58
3．1．1 刪除原有工程 58
3．1．2 開(kāi)始一個(gè)新工程 58
3．1．3 工程標(biāo)簽 60
3．1．4 工程編譯 61
3．1．5 仿真環(huán)境配置 64
3．1．6 工程文件組織 66
3．1．7 工程及文件屬性設(shè)置 68
實(shí)例3-1 工程文件管理 73
3．2 ModelSim庫(kù) 77
3．2．1 概述 78
3．2．2 庫(kù)的創(chuàng)建及管理 78
3．2．3 資源庫(kù)管理 81
3．2．4 導(dǎo)入FPGA的庫(kù) 81
3．2．5 本節(jié)實(shí)例 83
第4章 ModelSim對(duì)不同語(yǔ)言的仿真 89
4．1 VHDL仿真 90
4．1．1 VHDL文件編譯 90
4．1．2 VHDL設(shè)計(jì)優(yōu)化 91
4．1．3 VHDL設(shè)計(jì)仿真 97
4．1．4 還原點(diǎn)和仿真恢復(fù) 102
4．1．5 TEXTIO的使用 103
實(shí)例4-1 VHDL設(shè)計(jì)的仿真全過(guò)程 105
4．2 Verilog仿真 110
4．2．1 Verilog文件編譯 110
4．2．2 Verilog設(shè)計(jì)優(yōu)化 112
4．2．3 Verilog設(shè)計(jì)仿真 112
4．2．4 還原點(diǎn)和仿真恢復(fù) 118
4．2．5 單元庫(kù) 118
4．2．6 系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 119
4．2．7 編譯指令 121
實(shí)例4-2 32位浮點(diǎn)乘法器的Verilog仿真過(guò)程 122
4．3 SystemC仿真 127
4．3．1 概述 127
4．3．2 SystemC文件的編譯和鏈接 128
4．3．3 設(shè)計(jì)仿真和調(diào)試 133
4．3．4 常見(jiàn)錯(cuò)誤 135
4．4 混合語(yǔ)言仿真 137
4．4．1 編譯過(guò)程與公共設(shè)計(jì)庫(kù) 137
4．4．2 映射數(shù)據(jù)類(lèi)型 139
4．4．3 VHDL調(diào)用Verilog 142
4．4．4 Verilog調(diào)用VHDL 144
4．4．5 SystemC調(diào)用Verilog 144
4．4．6 Verilog調(diào)用SystemC 145
4．4．7 SystemC調(diào)用VHDL 146
4．4．8 VHDL調(diào)用SystemC 147
第5章 利用ModelSim進(jìn)行仿真分析 149
5．1 仿真概述 150
5．2 WLF文件和虛擬對(duì)象 151
5．2．1 保存仿真狀態(tài) 151
5．2．2 Dataset結(jié)構(gòu) 154
5．2．3 Dataset管理 155
5．2．4 虛擬對(duì)象 157
5．3 利用波形編輯器產(chǎn)生激勵(lì) 160
5．3．1 創(chuàng)建波形 160
5．3．2 編輯波形 166
5．3．3 導(dǎo)出激勵(lì)文件并使用 169
5．4 ModelSim波形分析 172
5．4．1 波形窗口和列表窗口 172
5．4．2 時(shí)間標(biāo)記 174
5．4．3 窗口的縮放 175
5．4．4 在窗口中搜索 177
5．4．5 窗口的格式編排 178
5．4．6 波形和列表的保存 181
5．4．7 信號(hào)總線 183
5．4．8 光標(biāo)操作 183
5．4．9 其他功能 184
5．4．10 波形比較 185
5．5 存儲(chǔ)器的查看和操作 191
5．5．1 存儲(chǔ)器的查看 191
5．5．2 存儲(chǔ)數(shù)據(jù)的導(dǎo)出 193
5．5．3 存儲(chǔ)器初始化 195
5．5．4 存儲(chǔ)器調(diào)試 195
5．6 數(shù)據(jù)流窗口的使用 196
5．6．1 概述 196
5．6．2 設(shè)計(jì)連通性分析 197
5．6．3 信號(hào)追蹤和查找 198
5．6．4 設(shè)置和保存打印 200
5．6．5 本節(jié)實(shí)例 201
5．7 原理圖窗口的使用 205
5．8 狀態(tài)機(jī)窗口的使用 209
5．9 ModelSim的剖析工具 211
5．9．1 運(yùn)行性能剖析和存儲(chǔ)器剖析 211
5．9．2 查看性能剖析結(jié)果 212
5．9．3 查看存儲(chǔ)器剖析報(bào)告 216
5．9．4 保存結(jié)果 216
5．10 覆蓋率檢測(cè) 218
5．10．1 啟用代碼覆蓋 218
5．10．2 覆蓋率的查看 223
5．10．3 覆蓋率檢測(cè)的過(guò)濾 226
5．10．4 覆蓋信息報(bào)告 228
5．11 信號(hào)探測(cè) 231
5．12 采用JobSpy控制批處理仿真 233
5．12．1 JobSpy功能與流程 234
5．12．2 運(yùn)行JobSpy 234
5．13 綜合實(shí)例 236
實(shí)例5-1 三分頻時(shí)鐘的分析 236
實(shí)例5-2 同步FIFO的仿真分析 244
實(shí)例5-3 基2的SRT除法器的仿真分析 250
第6章 ModelSim的協(xié)同仿真 258
6．1 ModelSim與Debussy的協(xié)同仿真 259
6．1．1 Debussy工具介紹 259
6．1．2 Debussy配置方法 263
實(shí)例6-1 與Debussy的協(xié)同仿真 266
6．2 ModelSim與Matlab的協(xié)同仿真 274
實(shí)例6-2 與Matlab的協(xié)同仿真 277
實(shí)例6-3 與Simulink的協(xié)同仿真 282
實(shí)例6-4 使用cosimWizard進(jìn)行協(xié)同仿真 291
第7章 ModelSim對(duì)不同公司 器件的后仿真 301
7．1 ModelSim對(duì)Intel器件的后仿真 302
7．1．1 QuartusPrime簡(jiǎn)介 302
7．1．2 后仿真流程 304
實(shí)例7-1 直接采用QuartusPrime調(diào)用ModelSim進(jìn)行仿真 305
實(shí)例7-2 先用QuartusPrime創(chuàng)建工程，再用ModelSim進(jìn)行時(shí)序仿真 318
7．2 ModelSim對(duì)Xilinx器件的后仿真 325
7．2．1 Vivado簡(jiǎn)介 325
7．2．2 后仿真流程 326
實(shí)例7-3 用VIVADO對(duì)全加器進(jìn)行時(shí)序仿真 326
實(shí)例7-4 用VIVADO直接調(diào)用ModelSim進(jìn)行時(shí)序仿真 336
7．3 ModelSim對(duì)Lattice器件的后仿真 341
7．3．1 Diamond簡(jiǎn)介 341
7．3．2 后仿真流程 342
實(shí)例7-5 用Diamond對(duì)全加器進(jìn)行時(shí)序仿真 342
實(shí)例7-6 用Diamond完成布局繞線，使用ModelSim進(jìn)行時(shí)序仿真 348
第8章 ModelSim的文件和腳本 351
8．1 SDF文件 352
8．1．1 SDF文件的指定和編譯 352
8．1．2 VHDL的SDF 354
8．1．3 Verilog的SDF 354
8．1．4 SDF文件信息 356
8．2 VCD文件 358
8．2．1 創(chuàng)建一個(gè)VCD文件 358
8．2．2 使用VCD作為激勵(lì) 360
8．2．3 VCD任務(wù) 361
8．2．4 端口驅(qū)動(dòng)數(shù)據(jù) 362
8．3 Tcl和DO文件 364
8．3．1 Tcl命令 364
8．3．2 Tcl語(yǔ)法 364
8．3．3 ModelSim的Tcl時(shí)序命令 365
8．3．4 宏命令 366
8．3．5 本節(jié)實(shí)例 368