數(shù)字系統(tǒng)設計與VHDL（第2版）

定　價：￥49.90

作　者：	王金明著
出版社：	電子工業(yè)出版社
叢編項：
標　簽：	>操作系統(tǒng)/系統(tǒng)開發(fā) >計算機/網(wǎng)絡 >其他

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ISBN：	9787121332500	出版時間：	2018-01-01	包裝：	平裝
開本：	16開	頁數(shù)：	368	字數(shù)：

內(nèi)容簡介

　　本書根據(jù)EDA課程教學要求，以提高數(shù)字設計能力為目的，系統(tǒng)闡述FPGA數(shù)字系統(tǒng)開發(fā)的相關知識，主要內(nèi)容包括EDA技術概述、FPGA/CPLD器件、VHDL硬件描述語言等。全書以Quartus Prime、ModelSim等軟件為平臺，以VHDL’87和VHDL’93語言標準為依據(jù)，基于DE2-115實驗平臺，以可綜合的設計為重點，通過大量經(jīng)過驗證的數(shù)字設計實例，闡述數(shù)字系統(tǒng)設計的方法與技術，由淺入深地介紹VHDL工程開發(fā)的知識與技能。

作者簡介

　　王金明，男，1972年5月出生，博士，現(xiàn)為解放軍陸軍工程大學副教授、碩士生導師。曾獲軍隊科技進步一等獎1項，軍隊科技進步二等獎3項，軍隊科技進步三等獎5項，獲軍隊級教學成果二等獎1項；獲國家發(fā)明專利授權2項，獲軟件著作授權1項；發(fā)表論文80余篇，其中SCI、EI收錄30余篇；主編教材多部，并入選十一五”國家級規(guī)劃教材和十二五”國家級規(guī)劃教材；2013年獲軍隊院校育才獎銀獎；2014年由國家留學基金委資助，在美國威斯康星大學麥迪遜分校訪問研究1年；指導本科生參加全國大學生電子設計競賽，共獲得全國一等獎8項。

圖書目錄

第1章 EDA技術概述\t1
1．1 EDA技術及其發(fā)展\t1
1．2 Top-down設計與IP核復用\t4
1．2．1 Top-down設計\t4
1．2．2 Bottom-up設計\t5
1．2．3 IP復用技術與SoC\t5
1．3 數(shù)字設計的流程\t7
1．3．1 設計輸入\t8
1．3．2 綜合\t9
1．3．3 布局布線\t9
1．3．4 仿真\t10
1．3．5 編程配置\t10
1．4 常用的EDA軟件工具\t10
1．5 EDA技術的發(fā)展趨勢\t14
習題1\t15
第2章 FPGA/CPLD器件\t16
2．1 PLD器件概述\t16
2．1．1 PLD器件的發(fā)展歷程\t16
2．1．2 PLD器件的分類\t17
2．2 PLD的基本原理與結構\t19
2．2．1 PLD器件的基本結構\t19
2．2．2 PLD電路的表示方法\t20
2．3 低密度PLD的原理與結構\t21
2．4 CPLD的原理與結構\t25
2．4．1 宏單元結構\t25
2．4．2 典型CPLD的結構\t26
2．5 FPGA的原理與結構\t29
2．5．1 查找表結構\t29
2．5．2 典型FPGA的結構\t32
2．5．3 Altera的Cyclone IV器件結構\t35
2．6 FPGA/CPLD的編程元件\t38
2．7 邊界掃描測試技術\t42
2．8 FPGA/CPLD的編程與配置\t43
2．8．1 在系統(tǒng)可編程\t43
2．8．2 FPGA器件的配置\t45
2．8．3 Cyclone IV器件的編程\t46
2．9 FPGA/CPLD器件概述\t48
2．10 FPGA/CPLD的發(fā)展趨勢\t52
習題2\t52
第3章 Quartus Prime使用指南\t54
3．1 Quartus Prime原理圖設計\t55
3．1．1 半加器原理圖設計輸入\t55
3．1．2 1位全加器設計輸入\t60
3．1．3 1位全加器的編譯\t61
3．1．4 1位全加器的仿真\t63
3．1．5 1位全加器的下載\t68
3．2 基于IP核的設計\t71
3．2．1 用LPM_COUNTER設計模24方向可控計數(shù)器\t72
3．2．2 用LPM_ROM模塊實現(xiàn)4×4無符號數(shù)乘法器\t79
3．3 SignalTap II的使用方法\t86
3．4 Quartus Prime的優(yōu)化設置與時序分析\t91
習題3\t95
實驗與設計\t97
3-1 8位帶符號乘法器\t97
3-2 用常量模塊實現(xiàn)補碼轉(zhuǎn)換為幅度碼的電路\t101
第4章 VHDL設計初步\t103
4．1 VHDL簡介\t103
4．2 VHDL組合電路設計\t104
4．2．1 用VHDL設計基本組合電路\t104
4．2．2 用VHDL設計加法器\t106
4．3 VHDL時序電路設計\t108
4．3．1 用VHDL設計D觸發(fā)器\t108
4．3．2 用VHDL設計計數(shù)器\t111
習題4\t114
實驗與設計\t115
4-1 Synplify Pro綜合器的使用方法\t115
第5章 VHDL結構與要素\t120
5．1 實體\t120
5．1．1 類屬參數(shù)說明\t120
5．1．2 端口說明\t122
5．2 結構體\t122
5．3 VHDL庫和程序包\t123
5．3．1 庫\t124
5．3．2 程序包\t126
5．4 配置\t128
5．5 子程序\t131
5．5．1 過程\t132
5．5．2 函數(shù)\t134
5．6 VHDL文字規(guī)則\t136
5．6．1 標識符\t136
5．6．2 數(shù)字\t137
5．6．3 字符串\t137
5．7 數(shù)據(jù)對象\t138
5．7．1 常量\t138
5．7．2 變量\t139
5．7．3 信號\t139
5．7．4 文件\t140
5．8 VHDL數(shù)據(jù)類型\t141
5．8．1 預定義數(shù)據(jù)類型\t142
5．8．2 用戶自定義數(shù)據(jù)類型\t145
5．8．3 數(shù)據(jù)類型的轉(zhuǎn)換\t148
5．9 VHDL運算符\t150
5．9．1 邏輯運算符\t150
5．9．2 關系運算符\t151
5．9．3 算術運算符\t152
5．9．4 并置運算符\t153
5．9．5 運算符重載\t153
習題5\t154
實驗與設計\t155
5-1 用altpll鎖相環(huán)IP核實現(xiàn)倍頻和分頻\t155
第6章 VHDL基本語句\t161
6．1 順序語句\t161
6．1．1 賦值語句\t161
6．1．2 IF語句\t161
6．1．3 CASE語句\t167
6．1．4 LOOP語句\t170
6．1．5 NEXT與EXIT語句\t172
6．1．6 WAIT語句\t173
6．1．7 子程序調(diào)用語句\t175
6．1．8 斷言語句\t175
6．1．9 REPORT語句\t176
6．1．10 NULL語句\t177
6．2 并行語句\t178
6．2．1 并行信號賦值語句\t178
6．2．2 進程語句\t183
6．2．3 塊語句\t186
6．2．4 元件例化語句\t187
6．2．5 生成語句\t189
6．2．6 并行過程調(diào)用語句\t192
6．3 屬性說明與定義語句\t193
6．3．1 數(shù)據(jù)類型屬性\t193
6．3．2 數(shù)組屬性\t194
6．3．3 信號屬性\t195
習題6\t196
實驗與設計\t196
6-1 4×4矩陣鍵盤檢測電路\t196
6-2 FIFO緩存器設計\t199
第7章 VHDL設計進階\t204
7．1 行為描述\t204
7．2 數(shù)據(jù)流描述\t205
7．3 結構描述\t206
7．3．1 用結構描述設計1位全加器\t206
7．3．2 用結構描述設計4位加法器\t208
7．3．3 用結構描述設計8位加法器\t209
7．4 三態(tài)邏輯設計\t211
7．5 分頻器設計\t213
7．5．1 占空比為50%的奇數(shù)分頻\t213
7．5．2 半整數(shù)分頻\t215
7．5．3 數(shù)控分頻器\t217
7．6 音樂演奏電路\t218
7．6．1 音樂演奏實現(xiàn)的方法\t218
7．6．2 實現(xiàn)與下載\t220
習題7\t223
實驗與設計\t224
7-1 數(shù)字表決器\t224
7-2 數(shù)字跑表\t227
第8章 VHDL有限狀態(tài)機設計\t233
8．1 有限狀態(tài)機\t233
8．1．1 有限狀態(tài)機的描述\t233
8．1．2 枚舉數(shù)據(jù)類型\t236
8．2 有限狀態(tài)機的描述方式\t237
8．2．1 三進程表述方式\t238
8．2．2 雙進程表述方式\t239
8．2．3 單進程表述方式\t241
8．3 狀態(tài)編碼\t244
8．3．1 常用的編碼方式\t244
8．3．2 用ATTRIBUTE指定編碼方式\t245
8．3．3 用常量進行編碼\t247
8．4 有限狀態(tài)機設計要點\t249
8．4．1 起始狀態(tài)的選擇和復位\t249
8．4．2 多余狀態(tài)的處理\t251
習題8\t252
實驗與設計\t253
8-1 流水燈控制器\t253
8-2 狀態(tài)機A/D采樣控制電路\t255
第9章 VHDL數(shù)字設計與優(yōu)化\t258
9．1 流水線設計技術\t258
9．2 資源共享\t261
9．3 VGA圖像的顯示與控制\t265
9．3．1 VGA圖像顯示原理與時序\t265
9．3．2 VGA圖像顯示與控制的實現(xiàn)\t269
9．4 數(shù)字過零檢測和等精度頻率測量\t276
9．4．1 數(shù)字過零檢測\t276
9．4．2 等精度頻率測量\t278
9．4．3 數(shù)字測量系統(tǒng)\t280
習題9\t282
實驗與設計\t284
9-1 字符液晶顯示控制器設計\t284
第10章 VHDL的Test Bench仿真\t291
10．1 VHDL仿真概述\t291
10．2 VHDL測試平臺\t292
10．2．1 用VHDL描述仿真激勵信號\t292
10．2．2 用TEXTIO進行仿真\t296
10．3 ModelSim SE仿真實例\t299
10．3．1 圖形界面仿真方式\t302
10．3．2 命令行仿真方式\t305
10．3．3 ModelSim SE時序仿真\t307
習題10\t309
實驗與設計\t309
10-1 用ModelSim SE仿真奇偶檢測電路\t309
第11章 VHDL設計實例\t312
11．1 m序列產(chǎn)生器\t312
11．1．1 m序列的原理與性質(zhì)\t312
11．1．2 用原理圖設計產(chǎn)生m序列\(zhòng)t314
11．1．3 用VHDL設計m序列\(zhòng)t315
11．2 Gold碼\t317
11．2．1 Gold碼的原理與性質(zhì)\t317
11．2．2 用原理圖設計產(chǎn)生Gold碼\t318
11．2．3 用VHDL設計實現(xiàn)Gold碼\t319
11．3 卷積碼\t320
11．3．1 卷積碼原理\t320
11．3．2 卷積碼實現(xiàn)\t320
11．4 QPSK數(shù)字調(diào)制產(chǎn)生\t323
11．4．1 調(diào)制原理\t323
11．4．2 QPSK調(diào)制信號產(chǎn)生的設計實現(xiàn)\t324
11．5 小型神經(jīng)網(wǎng)絡\t333
11．6 數(shù)字AGC\t337
11．6．1 數(shù)字AGC技術的原理和設計思想\t337
11．6．2 數(shù)字AGC的VHDL實現(xiàn)\t338
11．6．3 數(shù)字AGC的仿真\t345
習題11\t347
實驗與設計\t347
11-1 異步串行接口（UART）\t347
附錄A VHDL關鍵字\t356
附錄B DE2-115介紹\t357