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納米級集成電路系統(tǒng)電源完整性分析

納米級集成電路系統(tǒng)電源完整性分析

定 價:¥125.00

作 者: Masanori Hashimoto,Raj Nair 著;戴瀾 譯
出版社: 機(jī)械工業(yè)出版社
叢編項: 微電子與集成電路先進(jìn)技術(shù)叢書
標(biāo) 簽: >工業(yè)技術(shù) >機(jī)械/儀表工業(yè) >機(jī)械學(xué)(機(jī)械設(shè)計基礎(chǔ)理論)

ISBN: 9787111569879 出版時間: 2017-09-01 包裝: 平裝
開本: 16開 頁數(shù): 314 字?jǐn)?shù):  

內(nèi)容簡介

  進(jìn)入21世紀(jì)以來,集成電路制造工藝的發(fā)展日新月異,目前已經(jīng)進(jìn)入到了前所未有的納米級階段。電源完整性作為系統(tǒng)級芯片設(shè)計的重要課題,直接影響到集成電路的可靠性、性能以及功耗。因此,本書作者以系統(tǒng)級電源完整性為切入點,深入探討了電源完整性的影響、時鐘產(chǎn)生及分布、輸入/輸出單元中的電源完整性設(shè)計、電源完整性建模、溫度效應(yīng)以及低功耗電源完整性設(shè)計等方面的問題,并以IBMPOWER7+處理器芯片作為實例進(jìn)行分析,后針對新型碳納米管互連元件在電源完整性中的應(yīng)用做了簡要討論。

作者簡介

  作者簡介MasanoriHashimoto:分別于1997、1999和2001年在日本京都大學(xué)獲得通信和計算機(jī)工程學(xué)士、碩士和博士學(xué)位。自2004年起,在日本大阪大學(xué)的信息系統(tǒng)工程系從事教學(xué)和科研工作,目前是副教授。他的主要研究領(lǐng)域為片上電源噪聲和信號耦合噪聲的建模和測試工作。Hashimoto博士感興趣的研究包括時序、功耗和信號完整性分析、超低功耗設(shè)計、可靠性設(shè)計、軟錯誤建模、物理設(shè)計的高性能優(yōu)化和片上高速信號產(chǎn)生。Hashimoto博士已經(jīng)發(fā)表了200多篇期刊和會議論文,獲得2004年ASP-DAC佳論文獎和2008年ASP-DAC大規(guī)模集成電路設(shè)計競賽特別功能獎。他是IEEE、ACM、IEICE和IPSJ成員,也是數(shù)個國際會議的技術(shù)方案委員會成員,包括DAC、ITC、ICCAD、VLSI電路討論會、ISPD、ASP-DAC、DATE、ICCD和ISQED。RajNair:于1986年獲得印度邁索爾大學(xué)電子通信工程學(xué)士學(xué)位,于1994年獲得路易斯安那州立大學(xué)電氣工程碩士學(xué)位。具有超過25年的工業(yè)和學(xué)術(shù)領(lǐng)域科研工作經(jīng)驗,在工程期刊和會議上發(fā)表大量的受邀論文和簡報,得到同行的廣泛好評。職業(yè)生涯一直從事電子和半導(dǎo)體相關(guān)工作,主要關(guān)注功率和功率傳送,信號和電源完整性研究。在近的20年,RajNair創(chuàng)辦了兩個創(chuàng)業(yè)公司,主要從事顯影硅、封裝方面的知識產(chǎn)權(quán)和電源完整性相關(guān)的電子設(shè)計自動化軟件。是之前一本關(guān)于集成電路電源完整性分析和管理方面著作的合著者,擁有超過40個授權(quán)專利,是半導(dǎo)體業(yè)、電源完整性和超大規(guī)模/3D集成方面的專家顧問。本書作者及分工MohabAnis:從2010年開始作為美國大學(xué)在開羅的教職人員,2003年至2010年作為加拿大滑鐵盧大學(xué)的計算機(jī)工程終身教授。他發(fā)表和出版過超過150篇論文和3本著作,是9個國際期刊的編輯。Anis博士被授予安大略湖早期研究獎,由于卓越的研究成果獲得了科爾頓獎?wù)潞停桑牛牛艊H低功耗設(shè)計獎,他在2002年獲得滑鐵盧大學(xué)計算機(jī)工程博士學(xué)位,他主要參與本書第7章編寫。Chung-KuanCheng:加州大學(xué)迭戈分校計算機(jī)科學(xué)與工程系教授,1991年獲得加州大學(xué)迭戈分校工程學(xué)院NCR教學(xué)獎,在2000年成為IEEE會員,2004、2006和2007年獲得IBM員工獎。在2013年獲得加州大學(xué)迭戈分校卓越職工獎。主要參與第5~6章編寫。KianHaghdad:2011年獲得加拿大滑鐵盧大學(xué)電氣與計算機(jī)工程博士學(xué)位,在2008年獲得加拿大自然科學(xué)和工程委員會研究生獎。主要研究領(lǐng)域為功率和熱完整性,低功耗電子學(xué)variation-tolerant設(shè)計,Haghdad博士2000年在加拿大安大略多倫多創(chuàng)立Hexocom公司,目前是該公司的工程師和董事長。主要參與第7章的編寫。MasanoriHashimoto:本書共同編輯,參與第1~3章和第8章的編寫。XiangHu:目前是高通公司功率完整性工程師,2010年到2013年是美國博通公司ASIC后端工程師。2012年獲得圣地亞哥加利福尼亞大學(xué)計算機(jī)工程博士學(xué)位。主要研究方向包括功率分配網(wǎng)絡(luò)的分析與優(yōu)化。主要參與本書第5、6章的編寫。RajNair:本書共同編輯,主要參與第1、3和8章的編寫。MizuhisaNihei:分別于1990、1992和2006年獲得日本仙臺東北大學(xué)電氣工程工學(xué)學(xué)士、工程碩士和博士學(xué)位。從1992年開始,在日本厚木富士通實驗室工作。目前,在厚木國家先進(jìn)工業(yè)科學(xué)和技術(shù)國家研究所從事石墨烯互連和熱管理工藝研究。主要參與本書第10章的編寫。YasuhiroOgasahara:2008年獲得日本坂田大學(xué)信息系統(tǒng)工程博士學(xué)位。目前在日本國家先進(jìn)工業(yè)科學(xué)和技術(shù)國家研究所從事納米電子學(xué)研究,主要從事新器件的電子集成研究工作。Ogasahara博士獲得2008年ASP-DAC大學(xué)的大規(guī)模集成電路設(shè)計競賽特別功能獎,是IEEE和IEICE成員。參與本書第3章的編寫。AmiraliShayan:2005年獲得伊朗德黑蘭大學(xué)電氣工程學(xué)士學(xué)位,分別于2008年和2011年獲得圣地亞哥加利福尼亞大學(xué)計算機(jī)工程碩士和博士學(xué)位。目前是圣地亞哥博通公司低功耗實現(xiàn)項目組成員,他的研究方向包括低功耗實現(xiàn)、管理和分配。主要參與本書第5、6章編寫。HowardH?Smith:分別于1984年和1985年獲得新西蘭理工學(xué)院學(xué)士和碩士學(xué)位,1984年加入IBM,從事從封裝電氣設(shè)計和計算機(jī)體系分析到新處理器的片上信號和電源完整性分析工作,Smith先生目前是波基普西市IBM公司系統(tǒng)和工藝組傳感器工程師,同時作為項目組長負(fù)責(zé)高集成度CMOS電路和芯片工藝電氣分析工作。主要負(fù)責(zé)本書第9章的編寫工作。NavinSrivastava:在印度理工大學(xué)獲得技術(shù)學(xué)士學(xué)位,加利福尼亞大學(xué)碩士和博士學(xué)位。在俄勒岡州威爾遜維爾MentorGraphics公司工作期間主要從事VLSI寄生參數(shù)提取和互連模型工作,他在超過25個高引用率的頂 級期刊發(fā)表論文并擔(dān)任多個會議論文的審稿人。負(fù)責(zé)本書第10章的編寫。ToshioSudo:分別于1973、1975和2006年獲得日本東北大學(xué)學(xué)士、碩士和博士學(xué)位。在1975年加入日本東芝公司,主要從事MCM工藝研究和發(fā)展,微處理器封裝,高速信號完整性設(shè)計,功率完整性設(shè)計和CMOS大規(guī)模集成系統(tǒng)EMC設(shè)計工作。在2007年成為日本芝浦工業(yè)大學(xué)教授,在2004年成為IEEE會員。主要負(fù)責(zé)本書第4章的編寫。

圖書目錄

譯者序
原書前言
致謝
作者簡介
本書作者及分工
第1章 集成電路電源完整性的重要性1
1.1 晶體管縮放和電源完整性退化過程1
1.1.1 恒定功率(CP)和恒定功率密度(CPD)縮放下電源完整性3
1.1.2 低功耗設(shè)計及電源完整性退化4
1.1.3 集成電路中的電源網(wǎng)格噪聲5
1.1.4 電源完整性退化對I/O電路及信號完整性的影響8
1.2 電源完整性惡化的因素9
1.2.1 電源完整性退化對良率的影響9
1.2.2 減少電壓擴(kuò)展和增加功率11
1.2.3 制造及封裝技術(shù)的增強(qiáng)和成本12
1.2.4 設(shè)計和驗證成本13
1.2.5 不可持續(xù)的能源浪費(fèi)13
1.3 參考文獻(xiàn)14
第2章 電源和襯底噪聲對電路的影響15
2.1 電源噪聲和襯底噪聲15
2.2 路徑以及延遲單元和電源噪聲17
2.2.1 路徑延遲和電源噪聲之間的關(guān)系18
2.2.2 組合單元延遲22
2.2.3 觸發(fā)器時間特性25
2.3 耦合效應(yīng)電路級時序分析28
2.3.1 難點28
2.3.2 電源噪聲的時間和空間的相關(guān)性30
2.3.3 統(tǒng)計噪聲模型32
2.3.4 個案分析34
2.4 模擬/射頻(RF)電路的噪聲影響37
2.4.1 電源噪聲37
2.4.2 襯底噪聲39
2.5 習(xí)題40
2.6 參考文獻(xiàn)40
第3章 電源完整性中的時鐘產(chǎn)生和分布42
3.1 時鐘延時、偏移以及抖動42
3.2 用于時鐘樹的互連元件46
3.2.1 互連元件的寄生器件46
3.2.2 電感的定義46
3.2.3 電感提取47
3.2.4 互連元件仿真53
3.2.5 專用的感性互連元件55
3.2.6 信號傳輸時間和電感58
3.3 時鐘樹結(jié)構(gòu)及其仿真60
3.3.1 時鐘樹結(jié)構(gòu)60
3.3.2 工業(yè)級時鐘分布網(wǎng)絡(luò)應(yīng)用63
3.4 電源噪聲引起的時鐘偏移64
3.4.1 串行電路中的電源噪聲64
3.4.2 噪聲敏感的時鐘分布網(wǎng)絡(luò)仿真65
3.4.3 在電壓V和溫度T變化的情況下,時鐘偏移分析的實例66
3.4.4 與時鐘偏移和電源噪聲有關(guān)的其他工作71
3.5 時鐘產(chǎn)生71
3.5.1 對與電源完整性有關(guān)的鎖相環(huán)和延遲鎖相環(huán)的討論72
3.5.2 鎖相環(huán)結(jié)構(gòu)73
3.5.3 準(zhǔn)則1:將鎖相環(huán)與噪聲進(jìn)行隔離74
3.5.4 準(zhǔn)則2:將單端電路以及物理版圖設(shè)計為差分形式76
3.5.5 準(zhǔn)則3:環(huán)路濾波器、偏置產(chǎn)生電路和壓控振蕩器的電源抑制比、
噪聲設(shè)計78
3.6 數(shù)據(jù)通信的時鐘提取80
3.6.1 開關(guān)式鑒相器80
3.6.2 數(shù)據(jù)恢復(fù)延遲鎖相環(huán)和相位插值器81
3.7 總結(jié)81
3.8 參考文獻(xiàn)81
第4章?。桑想娐分械男盘柤半娫赐暾栽O(shè)計83
4.1 引言83
4.2 單端I/O電路設(shè)計84
目  錄Ⅺ
4.2.1 同步開關(guān)輸出噪聲84
4.2.2 測量的同步開關(guān)輸出噪聲與仿真值的相關(guān)性87
4.2.3 片上電源分布網(wǎng)絡(luò)的測量以及全局電源分布網(wǎng)絡(luò)中的反諧振峰值89
4.2.4 信號完整性和電源完整性的聯(lián)合仿真89
4.2.5 從專用集成電路芯片中所見的整體電源分布網(wǎng)絡(luò)阻抗93
4.2.6 頻域內(nèi)的目標(biāo)阻抗95
4.2.7 采用依賴于頻率目標(biāo)阻抗的信號衰減估計98
4.3 差分I/O設(shè)計99
4.3.1 差分I/O電路的信號完整性建模99
4.3.2 差分傳輸線、串?dāng)_噪聲和通孔的影響100
4.3.3 機(jī)織玻璃纖維的共模轉(zhuǎn)換101
4.4 三維系統(tǒng)級封裝中的電源完整性設(shè)計和評估105
4.4.1 寬總線結(jié)構(gòu)的優(yōu)勢106
4.4.2 三種層疊芯片和三維系統(tǒng)級封裝配置107
4.4.3 完整的電源分布網(wǎng)絡(luò)阻抗及其對同步開關(guān)輸出噪聲的影響113
4.5 總結(jié)118
4.6 參考文獻(xiàn)119
第5章 電源完整性退化及建模121
5.1 背景121
5.2 電源完整性建模123
5.2.1 板級電源完整性123
5.2.2 封裝管殼的電源完整性124
5.2.3 片上電源網(wǎng)格完整性124
5.3 電源完整性分析125
5.4 頻域分析125
5.5 時域分析128
5.6 目標(biāo)阻抗背景129
5.7 問題公式化130
5.8 最壞情況電源分布網(wǎng)絡(luò)輸出電壓噪聲130
5.9 無可實現(xiàn)性限制的阻抗131
5.10 具有可實現(xiàn)性限制的阻抗133
5.10.1 一階阻抗133
5.10.2 二階阻抗134
5.11 實際電源分布網(wǎng)絡(luò)139
5.11.1 無等效串聯(lián)電阻的理想LC結(jié)構(gòu)140
......

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