VHDL數(shù)字系統(tǒng)設(shè)計(jì)

第一篇基礎(chǔ)篇
第1章數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)
1.1數(shù)字系統(tǒng)概念
1.2電子設(shè)計(jì)發(fā)展歷史
1.3EDA技術(shù)介紹
1.3.1基本特征
1.3.2主要內(nèi)容
1.3.3EDA設(shè)計(jì)流程
1.4IP核
1.4.1軟IP
1.4.2固IP
1.4.3硬IP
1.5EDA應(yīng)用與發(fā)展趨勢
第2章VHDL語言基礎(chǔ)
2.1硬件描述語言的特點(diǎn)
2.2VHDL程序基本結(jié)構(gòu)
2.3VHDL程序主要構(gòu)件
2.3.1庫
2.3.2實(shí)體
2.3.3結(jié)構(gòu)體
2.4VHDL數(shù)據(jù)對象
2.4.1常量
2.4.2變量
2.4.3信號
2.4.4信號與變量的比較
2.5VHDL數(shù)據(jù)類型
2.5.1標(biāo)準(zhǔn)數(shù)據(jù)類型
2.5.2用戶自定義數(shù)據(jù)類型
2.5.3數(shù)據(jù)類型轉(zhuǎn)換
2.6運(yùn)算符
2.6.1算術(shù)運(yùn)算符
2.6.2邏輯運(yùn)算符
2.6.3關(guān)系運(yùn)算符
2.6.4其他運(yùn)算符
2.6.5運(yùn)算優(yōu)先級
2.7VHDL基本語句
2.7.1并行語句
2.7.2順序語句
2.7.3屬性描述語句
2.8測試基準(zhǔn)
2.9VHDL程序的其他構(gòu)件
2.9.1塊
2.9.2函數(shù)
2.9.3過程
2.9.4程序包
2.10結(jié)構(gòu)體的描述方法
第3章組合邏輯電路建模
3.1組合邏輯電路的特點(diǎn)與組成
3.2基本邏輯門電路的設(shè)計(jì)
3.3譯碼器
3.4編碼器
3.5加法器的設(shè)計(jì)
3.5.1半加器與全加器
3.5.2四位串行進(jìn)位加法器
3.5.3并行進(jìn)位加法器
3.6其他組合邏輯模塊
3.6.1選擇器
3.6.2求補(bǔ)器
3.6.3三態(tài)門
3.6.4緩沖器
3.6.5比較器
3.6.6只讀存儲器
3.6.7隨機(jī)存儲器
第4章基本時(shí)序邏輯電路建模
4.1鎖存器
4.1.1RS鎖存器
4.1.2D鎖存器
4.2觸發(fā)器
4.2.1D觸發(fā)器
4.2.2帶有輸出的D觸發(fā)器
4.2.3JK觸發(fā)器
4.2.4T觸發(fā)器
4.3多位寄存器
4.4串進(jìn)并出型移位寄存器
4.5計(jì)數(shù)器
4.6無符號數(shù)乘法器
第5章同步時(shí)序電路設(shè)計(jì)
5.1時(shí)序電路的特點(diǎn)與組成
5.2設(shè)計(jì)實(shí)例——3位計(jì)數(shù)器
5.3時(shí)序電路描述方法
5.3.1ASM圖的組成
5.3.2自動售郵票機(jī)
5.3.3狀態(tài)分配與編碼
5.3.4狀態(tài)最少化
5.4ASM圖的硬件實(shí)現(xiàn)
5.4.1計(jì)數(shù)器法
5.4.2多路選擇器
5.4.3定序法
5.4.4微程序法
5.5有限狀態(tài)機(jī)的VHDL實(shí)現(xiàn)
5.5.1符號化狀態(tài)機(jī)
5.5.2單進(jìn)程狀態(tài)機(jī)
5.5.3雙進(jìn)程狀態(tài)機(jī)
5.5.4三進(jìn)程狀態(tài)機(jī)
5.6設(shè)計(jì)實(shí)例1——序列檢測器
5.7設(shè)計(jì)實(shí)例2——A/D采樣控制器
第6章開發(fā)平臺與QuartusII設(shè)計(jì)流程
6.1SCUT-EDA開發(fā)平臺
6.2QuartusII軟件設(shè)計(jì)流程
6.2.1基于QuartusII的數(shù)字系統(tǒng)設(shè)計(jì)流程
6.2.2QuartusII軟件使用介紹
第二篇進(jìn)階篇
第7章仿真
7.1仿真模擬概述
7.1.1仿真簡介
7.1.2仿真的級別
7.2仿真系統(tǒng)的構(gòu)成
7.3邏輯仿真模型
7.3.1電路模型
7.3.2元件模型
7.3.3信號模型
7.3.4延遲模型
7.4邏輯仿真過程
7.5簡單Testbench設(shè)計(jì)
7.5.1VHDL仿真概述
7.5.2Testbench程序基本結(jié)構(gòu)
7.5.3激勵(lì)信號的產(chǎn)生
7.5.4Testbench設(shè)計(jì)實(shí)例
7.6高級Testbench介紹
7.6.1高級Testbench概述
7.6.2文件I/O的讀寫
7.6.3VCD數(shù)據(jù)庫文件
7.6.4斷言語句
7.7Modelsim軟件的使用
7.7.1Modelsim軟件簡介
7.7.2從QuartusII調(diào)用Modelsim軟件進(jìn)行仿真
第8章綜合與優(yōu)化
8.1綜合概述
8.1.1綜合的層次
8.1.2高層次綜合
8.1.3邏輯綜合
8.1.4可編程器件綜合
8.2VHDL的可綜合性
8.2.1VHDL可綜合類型
8.2.2VHDL對象可綜合性
8.2.3運(yùn)算符
8.2.4語句
8.3設(shè)計(jì)優(yōu)化問題的處理
8.3.1寄存器的引入方法
8.3.2避免引入不必要的寄存器
第9章數(shù)字系統(tǒng)設(shè)計(jì)方法
9.1數(shù)字系統(tǒng)自頂向下的設(shè)計(jì)層次
9.1.1數(shù)字系統(tǒng)層次化結(jié)構(gòu)
9.1.2自頂向下設(shè)計(jì)方法
9.2數(shù)字系統(tǒng)的一般劃分結(jié)構(gòu)
9.3模塊劃分技術(shù)
9.4迭代技術(shù)
9.4.1空間迭代
9.4.2時(shí)間迭代
9.4.3二維迭代
第三篇實(shí)踐篇
第10章綜合實(shí)例
10.1出租車計(jì)費(fèi)實(shí)驗(yàn)
10.1.1設(shè)計(jì)要求
10.1.2設(shè)計(jì)分析與設(shè)計(jì)思路
10.1.3系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
10.1.4波形仿真與分析
10.1.5思考題
10.2矩陣乘法
10.2.1設(shè)計(jì)要求
10.2.2設(shè)計(jì)分析與設(shè)計(jì)思路
10.2.3系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
10.2.4波形仿真與分析
參考文獻(xiàn)