Xilinx FPGA高速串行傳輸技術(shù)與應(yīng)用

第1章 數(shù)據(jù)傳輸技術(shù)綜述與發(fā)展趨勢 1
1．1 數(shù)據(jù)傳輸技術(shù)簡介 1
1．1．1 并行傳輸技術(shù)簡介 1
1．1．2 串行傳輸技術(shù)簡介 6
1．2 高速串行傳輸技術(shù)的應(yīng)用需求 10
1．2．1 高速并行傳輸?shù)募夹g(shù)瓶頸 10
1．2．2 高速串行傳輸?shù)募夹g(shù)優(yōu)勢 12
1．3 高速串行傳輸技術(shù)的推動力 13
1．3．1 I/O技術(shù)的不斷改進(jìn) 13
1．3．2 多重相位技術(shù) 15
1．3．3 線路編碼技術(shù) 16
1．3．4 擾碼傳輸技術(shù) 18
1．3．5 發(fā)送預(yù)加重技術(shù) 19
1．3．6 接收均衡技術(shù) 22
1．4 高速數(shù)據(jù)串行傳輸?shù)慕鉀Q方案 24
1．5 本章小結(jié) 24
第2章 常用高速串行傳輸接口協(xié)議簡介 26
2．1 XAUI協(xié)議簡介和應(yīng)用 26
2．1．1 以太網(wǎng)技術(shù)的發(fā)展歷程 26
2．1．2 XGMII接口簡介與分析 27
2．1．3 XAUI協(xié)議的技術(shù)優(yōu)勢 28
2．1．4 XAUI協(xié)議詳解 29
2．2 Interlaken協(xié)議應(yīng)用簡介 31
2．2．1 Interlaken協(xié)議簡介 31
2．2．2 Interlaken協(xié)議數(shù)據(jù)格式 33
2．2．3 Interlaken接口信號簡介 36
2．3 SATA協(xié)議簡介和應(yīng)用 36
2．3．1 SATA協(xié)議簡介 36
2．3．2 SATA協(xié)議分層模型 38
2．3．3 SATA接口信號說明 40
2．4 PCI-Express協(xié)議簡介和應(yīng)用 41
2．4．1 PCI-Express協(xié)議簡介 41
2．4．2 PCI-Express協(xié)議分層模型 42
2．4．3 PCI-Express Slot物理接口簡介 44
2．5 RapidIO協(xié)議簡介和應(yīng)用 45
2．5．1 RapidIO協(xié)議簡介 45
2．5．2 RapidIO分層模式說明 47
2．5．3 RapidIO接口信號描述 51
2．6 Aurora協(xié)議簡介和應(yīng)用 52
2．7 ATCA機(jī)箱的背板串行技術(shù) 53
2．7．1 PICMG3．0規(guī)范簡介 53
2．7．2 ATCA機(jī)箱的背板接口標(biāo)準(zhǔn) 54
2．8 本章小結(jié) 55
第3章 Virtex-6 GTX收發(fā)器的功能結(jié)構(gòu)和應(yīng)用概述 56
3．1 Virtex-6 GTX收發(fā)器的功能和結(jié)構(gòu) 56
3．1．1 Virtex-6 GTX收發(fā)器的功能簡介 56
3．1．2 Virtex-6 FPGA中的GTX架構(gòu) 57
3．1．3 Virtex-6 GTX收發(fā)器的內(nèi)部電路結(jié)構(gòu) 57
3．2 TX發(fā)送端的功能和結(jié)構(gòu)說明 59
3．2．1 TX Interface接口說明 60
3．2．2 TX發(fā)送端的時鐘結(jié)構(gòu) 62
3．2．3 TXOUTCLK時鐘應(yīng)用說明 64
3．2．4 TX發(fā)送端的復(fù)位過程描述 66
3．2．5 TX發(fā)送端的8b/10b編碼器 68
3．2．6 TX發(fā)送端的緩沖區(qū)介紹 70
3．2．7 TX發(fā)送端的PRBS模式產(chǎn)生器 71
3．2．8 TX發(fā)送端的極性控制功能 73
3．3 RX接收端的功能和結(jié)構(gòu)簡介 73
3．3．1 RX接收端的功能說明 73
3．3．2 RX接收端的時鐘電路結(jié)構(gòu) 74
3．3．3 RX極性控制 76
3．3．4 RX接收端的PRBS模式檢測器 76
3．3．5 RX接收端的字節(jié)和字對齊功能 77
3．3．6 RX接收端的LOS狀態(tài)機(jī) 80
3．3．7 RX接收端的8b/10b解碼器 81
3．3．8 RX接收端的彈性緩沖區(qū) 82
3．3．9 RX接收端的時鐘糾正功能 86
3．3．10 RX接收端的通道綁定功能介紹 88
3．3．11 RX接收端的復(fù)位初始化 93
3．3．12 RX Interface接口說明 94
3．4 本章小結(jié) 96
第4章 XAUI核的功能簡介和應(yīng)用說明 98
4．1 XAUI協(xié)議應(yīng)用簡介 98
4．2 Xilinx XAUI核功能簡介 99
4．2．1 Xilinx XAUI核應(yīng)用概述 99
4．2．2 Xilinx XAUI核功能描述 100
4．3 XAUI核的接口信號描述 101
4．3．1 XAUI接口信號概述 101
4．3．2 用戶端接口簡介 102
4．3．3 GTX收發(fā)器接口簡介 105
4．3．4 MDIO管理接口簡介 105
4．3．5 配置和狀態(tài)接口信號 106
4．3．6 時鐘和復(fù)位接口簡介 108
4．4 XAUI核內(nèi)部時鐘結(jié)構(gòu) 108
4．5 XAUI核的定制和創(chuàng)建 109
4．5．1 XAUI核的生成 109
4．5．2 建立XAUI核仿真工程 112
4．5．3 自生成數(shù)據(jù)的XAUI核仿真說明 113
4．6 本章小結(jié) 117
第5章 Xilinx PCI-Express核簡介 118
5．1 Xilinx PCI-Express核學(xué)習(xí)導(dǎo)讀 118
5．2 Xilinx PCI-Express核概述 119
5．2．1 Xilinx PCI-Express核的技術(shù)優(yōu)勢 119
5．2．2 Xilinx PCI-Express核總覽 120
5．3 Xilinx PCI-Express核的協(xié)議層次簡介 121
5．3．1 Xilinx PCI-Express核的協(xié)議層次 121
5．3．2 Xilinx PCI-Express核的配置空間簡介 122
5．4 Xilinx PCI-Express 核的頂層接口信號 125
5．4．1 Xilinx PCI-Express核的系統(tǒng)接口信號 125
5．4．2 Xilinx PCI-Express接口信號 125
5．5 Xilinx PCI-Express核的AXI4接口信號 129
5．5．1 Xilinx PCI-Express核的公共接口信號 129
5．5．2 Xilinx PCI-Express核的事務(wù)發(fā)送接口信號 130
5．5．3 Xilinx PCI-Express核的事務(wù)接收接口信號 132
5．6 Xilinx PCI-Express核的其他接口信號 133
5．6．1 Xilinx PCI-Express核的物理層接口信號 133
5．6．2 Xilinx PCI-Express核的配置接口信號 136
5．6．3 Xilinx PCI-Express核的中斷接口信號 139
5．6．4 Xilinx PCI-Express核的差錯報(bào)告信號 140
5．6．5 Xilinx PCI-Express核的動態(tài)配置接口信號 141
5．7 Xilinx PCI-Express協(xié)議的TLP格式 142
5．7．1 TLP概況 142
5．7．2 TLP格式介紹 142
5．7．3 TLP類型和格式字段編碼字段介紹 143
5．7．4 Length字段與字節(jié)使能字段介紹 144
5．7．5 其他協(xié)議字段簡介 146
5．7．6 TLP包格式查詢表 146
5．8 本章小結(jié) 149
第6章 Xilinx PCI-Express核的生成與定制 150
6．1 Xilinx PCI-Express核的例化 150
6．1．1 集成核Endpoint結(jié)構(gòu)概述 150
6．1．2 集成核Rootport結(jié)構(gòu)概述 152
6．1．3 Xilinx PCI-Express核的生成 154
6．1．4 Xilinx PCI-Express核的仿真 156
6．1．5 Xilinx PCI-Express核的實(shí)現(xiàn) 157
6．1．6 Xilinx PCI-Express核的字典結(jié)構(gòu)和內(nèi)容 158
6．2 Xilinx PCI-Express核的自定義生成 163
6．2．1 Xilinx PCI-Express核的基本參數(shù)設(shè)置 164
6．2．2 Xilinx PCI-Express核的基地址寄存器 165
6．2．3 Xilinx PCI-Express核的配置寄存器設(shè)置 171
6．2．4 Xilinx PCI-Express核的高級設(shè)置 179
6．3 程控輸入/輸出示例設(shè)計(jì) 181
6．3．1 Xilinx PCI-Express核的PIO系統(tǒng)概述 181
6．3．2 Xilinx PCI-Express核的PIO 硬件 182
6．3．3 Xilinx PCI-Express核的PIO 應(yīng)用 186
6．4 本章小結(jié) 191
第7章 Xilinx PCI-Express核事務(wù)層接口設(shè)計(jì) 193
7．1 事務(wù)層TLP格式簡介 193
7．1．1 TLP的字節(jié)序 193
7．1．2 TLP的相關(guān)說明 194
7．2 事務(wù)層TLP的傳送 195
7．2．1 TLP 傳送的基本操作流程 195
7．2．2 連續(xù)事務(wù)的發(fā)送 197
7．2．3 發(fā)射通路的源節(jié)制 198
7．2．4 發(fā)射通路的目標(biāo)節(jié)制 198
7．2．5 發(fā)射通路的源中止 199
7．2．6 目的端事務(wù)忽略 200
7．2．7 發(fā)射通路上的錯誤標(biāo)記 200
7．2．8 發(fā)射通路的流傳輸 201
7．2．9 附加 ECRC的事務(wù) 201
7．3 事務(wù)層TLP包的接收 201
7．3．1 TLP 接收的基本操作流程 201
7．3．2 接收通路的數(shù)據(jù)節(jié)制 203
7．3．3 連續(xù)事務(wù)的接收 204
7．3．4 接收通路的重排序 205
7．3．5 接收通路的EP和 TLP Digest字段使用 206
7．3．6 接收通路的基地址寄存器匹配 206
7．3．7 接收通路的Link-Down事件 207
7．4 本章小結(jié) 208
第8章 基于Xilinx PCI-Express核的應(yīng)用設(shè)計(jì) 209
8．1 物理層控制和狀態(tài)接口設(shè)計(jì) 209
8．1．1 鏈路改變設(shè)計(jì)考慮 209
8．1．2 鏈路改變方式 210
8．2 配置空間信號設(shè)計(jì) 214
8．2．1 直接映射到配置接口的寄存器 214
8．2．2 設(shè)備控制和狀態(tài)寄存器定義 214
8．2．3 配置端口對其他寄存器的訪問 217
8．3 額外數(shù)據(jù)包處理的要求 218
8．4 用戶錯誤報(bào)告設(shè)計(jì) 219
8．4．1 錯誤類型介紹 219
8．4．2 錯誤類型分類 222
8．5 電源管理設(shè)計(jì) 223
8．5．1 電源管理模式分類 223
8．5．2 程控電源管理 223
8．6 中斷請求設(shè)計(jì) 225
8．6．1 傳統(tǒng)中斷模式 226
8．6．2 MSI中斷模式 227
8．6．3 MSI-X中斷模式 228
8．7 鏈接訓(xùn)練及鏈路翻轉(zhuǎn)設(shè)計(jì) 228
8．7．1 鏈接訓(xùn)練支持 228
8．7．2 鏈路翻轉(zhuǎn)支持 229
8．8 時鐘復(fù)位設(shè)計(jì) 229
8．8．1 復(fù)位分類 229
8．8．2 時鐘控制 230
8．9 動態(tài)配置設(shè)計(jì) 232
8．9．1 DRP接口的讀/寫 232
8．9．2 DRP接口的其他考量 233
8．9．3 DRP地址映射 233
8．10 核的約束設(shè)計(jì) 239
8．10．1 用戶約束文件的內(nèi)容 239
8．10．2 移植需要的修改 240
8．11 本章小結(jié) 242
第9章 Virtex-6 GTX收發(fā)器的時鐘和電源設(shè)計(jì) 243
9．1 Virtex-6 GTX輸入時鐘結(jié)構(gòu)和應(yīng)用設(shè)計(jì) 243
9．1．1 輸入?yún)⒖紩r鐘的內(nèi)部結(jié)構(gòu) 243
9．1．2 輸入?yún)⒖紩r鐘的應(yīng)用說明 244
9．1．3 GTX收發(fā)器的輸入時鐘接口信號和屬性 247
9．1．4 單個外部輸入?yún)⒖紩r鐘的GTX使用模型 249
9．1．5 多個外部輸入?yún)⒖紩r鐘的GTX使用模型 250
9．1．6 多個Quad交叉使用輸入?yún)⒖紩r鐘模型 251
9．2 GTX的PLL鎖相環(huán)結(jié)構(gòu)和功能描述 252
9．3 Virtex-6 GTX的回環(huán)測試模式 254
9．4 Viretex-6 GTX的單板設(shè)計(jì)指導(dǎo) 255
9．4．1 引腳描述和設(shè)計(jì)準(zhǔn)則 255
9．4．2 終端電阻校準(zhǔn)電路 256
9．4．3 未使用的GTX收發(fā)器管理 257
9．4．4 模擬電源的引腳連接 257
9．4．5 未使用的Quad引腳連接處理 259
9．4．6 Quad應(yīng)用的優(yōu)先級 260
9．5 參考時鐘設(shè)計(jì)概述 261
9．5．1 時鐘源選擇概述 261
9．5．2 參考時鐘接口連接方式 262
9．6 模擬電源電路設(shè)計(jì) 263
9．6．1 模擬電源設(shè)計(jì)概述 263
9．6．2 電源穩(wěn)壓器選擇 263
9．7 本章小結(jié) 264
第10章 Xilinx IBERT調(diào)試工具應(yīng)用詳解 266
10．1 Xilinx IBERT調(diào)試工具的功能簡介 266
10．2 Xilinx IBERT核的基本結(jié)構(gòu) 267
10．3 Xilinx IBERT核的生成說明 268
10．4 Xilinx IBERT核生成實(shí)例 268
10．4．1 IBERT核的生成 268
10．4．2 基于IBERT的GTX掃描測試 274
10．5 本章小結(jié) 277
附錄A 278
參考文獻(xiàn) 283