FPGA深度解析

第1章FPGA簡(jiǎn)介1 1.1什么是FPGA1 1.1.1FPGA簡(jiǎn)述1 1.1.2FPGA與MCU芯片的區(qū)別2 1.2FPGA的應(yīng)用場(chǎng)景2 1.3FPGA現(xiàn)狀4 1.4開發(fā)FPGA需要的HDL語言5 1.5FPGA設(shè)計(jì)流程6 1.6一個(gè)使用FPGA的經(jīng)典實(shí)例7 小結(jié)8 第2章FPGA結(jié)構(gòu)與片上資源9 2.1FPGA主要廠商9 2.2FPGA的結(jié)構(gòu)9 2.3基于LUT的設(shè)計(jì)方法11 2.4LE與LAB13 2.5全局網(wǎng)絡(luò)14 2.6可配置I/O17 2.7內(nèi)部存儲(chǔ)資源23 2.8實(shí)例：FPGA是如何實(shí)現(xiàn)用戶設(shè)計(jì)的24 2.9其他資源25 小結(jié)25 第3章可綜合設(shè)計(jì)與仿真驗(yàn)證26 3.1RTL26 3.2可綜合設(shè)計(jì)26 3.2.1整體結(jié)構(gòu)28 3.2.2變量類型、時(shí)序邏輯與組合邏輯28 3.2.3運(yùn)算符和條件語句32 3.2.4例化36 3.2.5parameter與define37 3.3仿真驗(yàn)證37 3.3.1一個(gè)最簡(jiǎn)單的Testbench驗(yàn)證平臺(tái)實(shí)例38 3.3.2帶有比對(duì)功能和參考模型的驗(yàn)證模型41 3.4與Verilog仿真器有關(guān)的一點(diǎn)知識(shí)42 小結(jié)45 第4章綜合、布局與布線46 4.1工作流程46 4.2綜合以及優(yōu)化47 4.2.1綜合優(yōu)化的概念47 4.2.2RTL代碼綜合優(yōu)化思想50 4.3布局與布線52 小結(jié)59 第5章靜態(tài)時(shí)序分析60 5.1什么叫做靜態(tài)時(shí)序分析60 5.2時(shí)序分析模型62 5.2.1時(shí)序分析最基礎(chǔ)模型62 5.2.2芯片外部輸入/輸出時(shí)序分析模型63 5.3時(shí)序分析中的各項(xiàng)參數(shù)66 5.3.1概述66 5.3.2時(shí)序分析公式的推導(dǎo)68 5.4時(shí)序約束文件的編寫69 5.5實(shí)例：基于Timequest的時(shí)序約束和分析76 5.5.1Timequest使用簡(jiǎn)介76 5.5.2如何閱讀時(shí)序報(bào)告82 小結(jié)86 第6章功耗控制87 6.1CMOS門電路簡(jiǎn)介87 6.2FPGA功耗的構(gòu)成88 6.3時(shí)鐘網(wǎng)絡(luò)及其功耗90 6.4門控時(shí)鐘93 6.5劃分時(shí)鐘區(qū)域95 6.6RAM的時(shí)鐘使能96 6.7使用雙沿觸發(fā)器98 6.8CMOS導(dǎo)通電流98 6.9減少供電電壓99 6.10改變I/O的終端方式100 6.11實(shí)例：FPGA低功耗設(shè)計(jì)101 小結(jié)101 第7章跨時(shí)鐘域傳輸102 7.1實(shí)例：跨時(shí)鐘域處理102 7.2跨時(shí)鐘域的亞穩(wěn)態(tài)現(xiàn)象102 7.3亞穩(wěn)態(tài)的多徑傳輸104 7.4兩級(jí)觸發(fā)器同步器106 7.5多徑與多級(jí)寄存器同步鏈108 7.6組合邏輯信號(hào)的同步化109 7.7快時(shí)鐘域信號(hào)的同步化110 7.8多位信號(hào)的跨時(shí)鐘域處理112 7.9實(shí)際設(shè)計(jì)中規(guī)劃跨時(shí)鐘方案的重要性116 小結(jié)116 第8章復(fù)位電路117 8.1復(fù)位的用途117 8.2無復(fù)位電路118 8.3異步復(fù)位119 8.4實(shí)例：異步復(fù)位測(cè)試122 8.5同步復(fù)位123 8.6異步復(fù)位與同步撤離125 8.7復(fù)位網(wǎng)絡(luò)127 8.8多時(shí)鐘域復(fù)位方案129 小結(jié)130 第9章異步FIFO原理及使用131 9.1實(shí)例：異步FIFO的應(yīng)用131 9.2同步FIFO與異步FIFO132 9.3異步FIFO設(shè)計(jì)思想133 9.4異步FIFO設(shè)計(jì)中的關(guān)鍵技術(shù)135 9.4.1異步FIFO讀/寫地址采樣135 9.4.2FIFO的深度137 9.5異步FIFO邏輯實(shí)現(xiàn)代碼138 9.5.1信號(hào)定義138 9.5.2RTL代碼139 9.6異步FIFO的讀/寫時(shí)鐘差別對(duì)格雷碼的影響147 9.7FIFO的應(yīng)用注意事項(xiàng)148 小結(jié)149 第10章高效SDRAM控制器的設(shè)計(jì)150 10.1SDRAM簡(jiǎn)介150 10.1.1SDRAM特點(diǎn)及其編址方式150 10.1.2SDRAM原理152 10.2SDRAM時(shí)序及操作特性153 10.3實(shí)例：高效SDRAM控制器設(shè)計(jì)158 10.3.1SDRAM控制器的設(shè)計(jì)思想158 10.3.2SDRAM控制器內(nèi)部模塊設(shè)計(jì)161 10.3.3SDRAM控制器與SDRAM之間的芯片接口時(shí)序問題173 小結(jié)175 第11章高速SerDes接口設(shè)計(jì)176 11.1高速SerDes接口的原理及其系統(tǒng)組成176 11.1.1SerDes概述176 11.1.2Cyclone IV GX高速收發(fā)器系統(tǒng)框架178 11.1.3高速收發(fā)器時(shí)鐘架構(gòu)180 11.2高速SerDes接口的電氣特性182 11.3動(dòng)態(tài)可重配IP184 11.4實(shí)例：高速SerDes接口邏輯設(shè)計(jì)187 11.4.1設(shè)計(jì)需求187 11.4.2設(shè)計(jì)具體實(shí)現(xiàn)188 小結(jié)204 第12章常用數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)205 12.1模擬信號(hào)與數(shù)字信號(hào)205 12.2數(shù)字信號(hào)的定點(diǎn)表示方式206 12.2.1有符號(hào)和無符號(hào)的表示方法206 12.2.2定點(diǎn)化運(yùn)算法則208 12.3實(shí)例：FFT處理器在FPGA上的實(shí)現(xiàn)213 12.3.1FFT基本原理213 12.3.2FFT的信號(hào)流圖215 12.4FFT在FPGA中的實(shí)現(xiàn)218 12.4.1FFT的定點(diǎn)化218 12.4.2FFT的實(shí)現(xiàn)細(xì)節(jié)219 12.5實(shí)例：多速率抽取/插值濾波器在FPGA上的實(shí)現(xiàn)222 12.5.1多速率抽取濾波器的優(yōu)化電路222 12.5.2多速率抽取濾波器的實(shí)現(xiàn)223 小結(jié)226 第13章高速LVDS信號(hào)的接收227 13.1什么是LVDS信號(hào)227 13.2實(shí)例：使用FPGA接收LVDS信號(hào)228 13.3采用input delay約束保證源同步接收的正確性230 13.3.1源同步輸入時(shí)序分析230 13.3.2使用input delay約束實(shí)現(xiàn)時(shí)序收斂232 13.4使用iserdes及調(diào)整采樣時(shí)鐘方式來接收高速LVDS信號(hào)235 13.4.1使用iserdes和idelay部件來接收高速LVDS信號(hào)的電路235 13.4.2具體實(shí)現(xiàn)結(jié)構(gòu)237 小結(jié)245 第14章布局布線失敗怎么辦246 14.1布局布線失敗246 14.2找到設(shè)計(jì)的hot spot247 14.3解決布線擁塞問題248 小結(jié)256 參考文獻(xiàn)257