電子設(shè)計(jì)自動(dòng)化技術(shù)（第二版）

第1章 電子設(shè)計(jì)自動(dòng)化（EDA）與硬件描述語言（HDL）
1.1 TOP-DOWN設(shè)計(jì)方法
1.1.1 TOP-DOWN設(shè)計(jì)的主要階段
1.1.2 TOP-DOWN設(shè)計(jì)方法的特點(diǎn)
1.1.3 TOP-DOWN設(shè)計(jì)方法的優(yōu)勢
1.1.4 FPGA／CPLD與ASIC兩種物理實(shí)現(xiàn)
1.2 硬件描述語言（HDL）
1.2.1 VHDL的特點(diǎn)
1.2.2 HDL的應(yīng)用及IP核
習(xí)題

第2章 VHDL程序的結(jié)構(gòu)及其描述方式
2.1 VHDL程序的結(jié)構(gòu)
2.1.1 實(shí)體（ENTITY）
2.1.2 構(gòu)造體（ARCHITECTURE）
2.1.3 VHDL程序的基本構(gòu)成格式
2.2 VHDL描述方式
2.2.1 行為級（Behavior Level）描述
2.2.2 寄存器傳輸級（RTL）描述
2.2.3 結(jié)構(gòu)級（Structural Level）描述
習(xí)題

第3章 VHDL語言規(guī)則
3.1 標(biāo)識符
3.2 數(shù)據(jù)對象
3.2.1 信號
3.2.2 變量
3.2.3 常量申明
3.3 數(shù)據(jù)類型
3.3.1 標(biāo)準(zhǔn)數(shù)據(jù)類型
3.3.2 用戶自定義數(shù)據(jù)類型
3.3.3 用戶自定義子類型
3.3.4 數(shù)據(jù)類型轉(zhuǎn)換
3.4 操作符
習(xí)題

第4章 VHDL的主要描述語句
4.1 概述
4.2 并行信號賦值語句
4.3 進(jìn)程（PROCESS）
4.3.1 顯式進(jìn)程
4.3.2 隱式進(jìn)程
4.3.3 進(jìn)程的執(zhí)行
4.4 順序描述語句
4.4.1 IF語句
4.4.2 CASE語句
4.4.3 LOOP循環(huán)語句
4.5 子程序（suB-PR（）GRAM）
4.5.1 函數(shù)（FIJNCTION）
4.5.2 過程（PROCEDJRE）
4.6 塊（BLOCK）
4.7 斷言語句（ASSERT）
4.8 元件語句（COMPONENT）
4.8.1 元件申明
4.8.2 元件調(diào)用
4.8.3 元件配置
4.9 生成語句（GENERATE）
4.9.1 FOR.GENERATE語句
4.9.2 IF.GENERATE語句
習(xí)題

第5章 VHDL的設(shè)計(jì)共享
5.1 程序包（PACKAGE）
5.2 庫（LIBRARY）
5.3 配置（CoNFIGURATION）
5.3.1 實(shí)體與構(gòu)造體的連接配置
5.3.2 層與層的連接配置
習(xí)題

第6章 VHDL設(shè)計(jì)錄入與仿真調(diào)試方法
6.1 EDA仿真工具簡介
6.2 創(chuàng)建新的設(shè)計(jì)（CreatenewWOrk.space）
……
第7章 組合邏輯電路設(shè)計(jì)
第8章 時(shí)序邏輯電路設(shè)計(jì)
第9章 邏輯系統(tǒng)的狀態(tài)機(jī)設(shè)計(jì)
第10章 VHDL的FPGA實(shí)現(xiàn)
第11章 VHDL的ASIC實(shí)現(xiàn)
第12章 快速掌握VerilogHDL
第13章 高層次綜合（HLs）
附錄A VHDL與VerilogHDL的主要描述語句
附錄B 《電子設(shè)計(jì)自動(dòng)化技術(shù)》課程測試題
附錄C 歷年試題
附錄D 全國EDA大賽試題集錦
附錄E VHDL與VerilogHDL的保留字
附錄F EDA工具軟件一覽表
附錄G 部分FPGA廠家名錄
參考文獻(xiàn)