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SystemVerilog數(shù)字系統(tǒng)設(shè)計

SystemVerilog數(shù)字系統(tǒng)設(shè)計

定　價：￥80.00

作　者： （美）馬克 編著
出版社： 科學出版社
叢編項：
標　簽： 行業(yè)軟件及應(yīng)用
ISBN： 9787030343802 出版時間： 2012-06-01 包裝： 平裝
開本： 16開 頁數(shù)： 367 字數(shù)：  

內(nèi)容簡介

　　SystemVerilog是21世紀電子設(shè)計師必須掌握的最重要的語言之一，因為它是設(shè)計和驗證復(fù)雜電子系統(tǒng)核心芯片的重要手段。由馬克編寫的這本《SystemVerilog數(shù)字系統(tǒng)設(shè)計（影印版）》是用SystemVerilog語言設(shè)計并驗證數(shù)字系統(tǒng)的基本概念和具體方法。在介紹基本語法的基礎(chǔ)上，闡述了如何用SystemVerilog構(gòu)成數(shù)字電路、組件和系統(tǒng)，以及應(yīng)該如何使用SystemVerilog搭建測試平臺，并對設(shè)計進行驗證。《System Verilog數(shù)字系統(tǒng)設(shè)計（影印版）》既適合作電子、自動化和計算機專業(yè)本科生和研究生的教科書，也適合已經(jīng)掌握Verilog和VHDL硬件描述語言的工程師使用。

作者簡介

暫缺《SystemVerilog數(shù)字系統(tǒng)設(shè)計》作者簡介

圖書目錄

List of FiguresList of TablesPrefaceAcknowledgmentsAbout the Author1.Introduction2.Combinational Logic Design3.Combinational Logic Using SystemVerilog Gate Models4.Combinational Building Blocks5.SystemVerilog Models of Sequential Logic Blocks6.Synchronous Sequential Design7.Complex Sequential Systems8.Writing Testbenches9.SystemVerilog Simulation10.SystemVerilog Synthesis11.Testing Digital Systems12.Design for Testability13.Asynchronous Sequential Design14.Interfacing with the Analog WorldA.SystemVerilog and VerilogAwe to Selected ExercisesBibliographyIndex

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