EDA技術(shù)教程

第1章　概述　
　1.1　EDA技術(shù)的發(fā)展概況　
　　1.1.1　EDA的概念和發(fā)展歷史　
　　1.1.2　PLD的發(fā)展概況　
　1.2　可編程邏輯器件概述　
　　1.2.1　簡單PLD的基本結(jié)構(gòu)　
　　1.2.2　CPLD的基本結(jié)構(gòu)　
　　1.2.3　FPGA的基本結(jié)構(gòu)　
　　1.2.4　可編程邏輯器件的主要廠商　
　　1.2.5　Altera公司可編程邏輯器件綜述　
　　1.2.6　ISP　
　1.3　可編程邏輯器件的設(shè)計　
　　1.3.1　一般設(shè)計流程　
　　1.3.2　基本設(shè)計方法　
　　1.3.3　EDA的軟件系統(tǒng)　
　1.4　EDA的應(yīng)用及發(fā)展趨勢　
　小結(jié)　
　習(xí)題　
第2章　硬件描述語言VHDL　
　2.1　VHDL簡介　
　　2.1.1　VHDL的發(fā)展及特點　
　　2.1.2　傳統(tǒng)設(shè)計與VHDL設(shè)計對照　
　2.2　VHDL程序的基本結(jié)構(gòu)　
　　2.2.1　VHDL程序的基本單元與構(gòu)成　
　　2.2.2　實體　
　　2.2.3　結(jié)構(gòu)體　
　　2.2.4　庫、程序包和配置　
　2.3　VHDL的語法要素　
　　2.3.1　VHDL的文字規(guī)則　
　　2.3.2　VHDL的數(shù)據(jù)對象　
　　2.3.3　VHDL的數(shù)據(jù)類型　
　　2.3.4　運算操作符　
　2.4　VHDL結(jié)構(gòu)體的描述方式　
　　2.4.1　順序描述語句　
　　2.4.2　并行描述語句　
　　2.4.3　屬性描述語句　
　小結(jié)　
　習(xí)題　
第3章　Quartus II開發(fā)軟件　
　3.1　Quartus II簡介　
　3.2　Quartus II的安裝　
　3.3　Quartus II菜單簡要說明　
　3.4　設(shè)計輸入　
　　3.4.1　文本法　
　　3.4.2　圖形法　
　　3.4.3　混合輸入的層次化設(shè)計方法　
　3.5　設(shè)計項目的編譯　
　　3.5.1　項目(工程)的管理　
　　3.5.2　運行編譯器　
　　3.5.3　觀察適配結(jié)果　
　　3.5.4　功耗分析　
　3.6　模擬仿真和時序分析　
　3.7　引腳鎖定及器件編程　
　　3.7.1　引腳鎖定　
　　3.7.2　器件編程　
　小結(jié)　
　習(xí)題　
第4章　VHDL設(shè)計提高　
　4.1　VHDL設(shè)計邏輯電路的基本思想和方法　
　　4.1.1　邏輯函數(shù)表達式方法　
　　4.1.2　真值表方法　
　　4.1.3　電路連接描述方法　
　　4.1.4　不完整條件語句方法　
　　4.1.5　層次化設(shè)計方法　
　4.2　常用邏輯電路的VHDL實現(xiàn)　
　　4.2.1　基本組合邏輯電路設(shè)計　
　　4.2.2　基本時序邏輯電路設(shè)計　
　　4.2.3　狀態(tài)機的設(shè)計　
　小結(jié)　
　習(xí)題　
第5章　Quartus II使用提高　
　5.1　IP在Quartus II中的體現(xiàn)　
　5.2　參數(shù)化宏功能塊在Quartus II的例化方法及實例　
　　5.2.1　參數(shù)化宏功能模塊的例化方法　
　　5.2.2　參數(shù)化宏功能模塊在原理圖中的使用　
　　5.2.3　參數(shù)化宏功能模塊在VHDL中的使用　
　　5.2.4　參數(shù)化宏功能模塊在混合電路設(shè)計中的使用　
　5.3　MegaCore的安裝及使用實例　
　　5.3.1　MegaCore的安裝　
　　5.3.2　MegaCore的使用實例　
　小結(jié)　
　習(xí)題　
第6章　VHDL設(shè)計應(yīng)用實例　
　6.1　數(shù)字頻率計的設(shè)計　
　6.2　數(shù)字鐘的設(shè)計　
　6.3　函數(shù)發(fā)生器的設(shè)計　
　6.4　交通燈信號控制器的設(shè)計　
　6.5　樂曲演奏電路的設(shè)計　
　6.6　VGA顯示控制器的設(shè)計　
　小結(jié)　
　習(xí)題　
附錄A　VHDL關(guān)鍵字(保留字)　
附錄B　VHDL編程中常見的錯誤　
附錄C　自己動手做PLD器件測試電路板的一般思路　
參考文獻