ASIC與Verilog數(shù)字系統(tǒng)設(shè)計

定　價：￥24.80

作　者：	陳林主編
出版社：	華中科技大學(xué)出版社
叢編項：
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787560957197	出版時間：	2009-10-01	包裝：	平裝
開本：	16開	頁數(shù)：	222	字?jǐn)?shù)：

內(nèi)容簡介

　　《ASIC與Verilog數(shù)字系統(tǒng)設(shè)計》從實用角度出發(fā)，系統(tǒng)地介紹了大規(guī)?？删幊踢壿嬈骷?、EDA設(shè)計工具和數(shù)字系統(tǒng)設(shè)計方法。主要內(nèi)容包括四個部分：第1部分介紹數(shù)字系統(tǒng)的概念、設(shè)計思想、設(shè)計過程，以及基本模塊電路設(shè)計和系統(tǒng)設(shè)計的概念、方法和原則；第2部分以Altera公司的產(chǎn)品為例，介紹了CPLD和FPGA器件的結(jié)構(gòu)原理；第3部分結(jié)合實例全面系統(tǒng)地介紹了MAX+PLUSⅡ軟件和QuartusⅡ軟件的功能特點和使用方法；第4部分通過大量實例深人淺出地展示了Verilog HDL語言的設(shè)計方法和技巧，并進(jìn)一步介紹了用Verilog HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計的方法。全書內(nèi)容翔實，圖文并茂，方法實用，易讀易懂，并由淺人深地配有幾十個實例和12個實驗。既可作為高等院校本、?？粕目删幊踢壿嬈骷?、數(shù)字系統(tǒng)設(shè)計和課程設(shè)計等課程的教材或教學(xué)參考書，也可作為電子工程技術(shù)人員的技術(shù)參考書和EDA設(shè)計入門讀物。

作者簡介

暫缺《ASIC與Verilog數(shù)字系統(tǒng)設(shè)計》作者簡介

圖書目錄

第1章數(shù)字系統(tǒng)設(shè)計與PLD
1.1 數(shù)字系統(tǒng)設(shè)計
1.2 EDA和PLD發(fā)展概況
1.3 EDA設(shè)計流程及其工具
1.4 IP核
思考題和習(xí)題
第2章可編程邏輯器件的結(jié)構(gòu)與應(yīng)用
2.1 概述
2.2 簡單PLD的基本結(jié)構(gòu)
2.3 CPLD結(jié)構(gòu)與工作原理
2.4 FPGA結(jié)構(gòu)與工作原理
2.5 各PLD公司產(chǎn)品概述
2.6 PLD的編程與測試技術(shù)
思考題和習(xí)題
第3章 Altera可編程邏輯器件開發(fā)軟件
3.1 MAX+PLUSⅡ軟件介紹
3.2 QuartusⅡ的應(yīng)用
思考題和習(xí)題
第4章 Verilog HDL硬件描述語言
4.1 Verilog HDL語言簡介
4.2 Verilog HDL語言基礎(chǔ)知識
4.3 Verilog HDL的結(jié)構(gòu)描述方式
4.4 Verilog HDL的數(shù)據(jù)流描述方式
4.5 Verilog HDL的行為描述方式
4.6 task和function
4.7 Verilog HDL描述的可綜合性分析
思考題和習(xí)題
第5章數(shù)字電路設(shè)計方法
5.1 常用組合邏輯電路的設(shè)計應(yīng)用
5.2 常用時序邏輯電路的設(shè)計應(yīng)用
5.3 有限狀態(tài)機(jī)的設(shè)計
5.4 毛刺的消除
思考題和習(xí)題
第6章數(shù)字系統(tǒng)綜合設(shè)計實例
6.1 數(shù)碼管動態(tài)掃描顯示電路設(shè)計
6.2 矩陣鍵盤掃描電路設(shè)計
6.3 籃球比賽24s設(shè)計
6.4 數(shù)字鐘的層次化設(shè)計
6.5 智能洗衣機(jī)控制器的設(shè)計
6.6 智能電梯控制器的設(shè)計
6.7 九九乘法表系統(tǒng)設(shè)計
6.8 計算器設(shè)計
第7章數(shù)字電路與系統(tǒng)設(shè)計實踐
實驗一 4位全加器設(shè)計
實驗二 32選1數(shù)據(jù)選擇器設(shè)計
實驗三 4位超前進(jìn)位加法器設(shè)計
實驗四 8位加減法器設(shè)計
實驗五十進(jìn)制計數(shù)器設(shè)計
實驗六多功能分頻器設(shè)計
實驗七 8位移位寄存器設(shè)計
實驗八有限狀態(tài)機(jī)設(shè)計
實驗九電子密碼鎖設(shè)計
實驗十健身游戲機(jī)設(shè)計
實驗十一同步FIFO設(shè)計
實驗十二 DDS正弦信號發(fā)生器設(shè)計
附錄A Verilog HDL關(guān)鍵字
附錄B CPLD／FPGA實驗系統(tǒng)使用說明
參考文獻(xiàn)