VHDL數(shù)字系統(tǒng)設(shè)計

第1章 概論
1.1 數(shù)字集成電路分類
1.1.1 按生產(chǎn)工藝分類
1.1.2 按生產(chǎn)目.的分類
1.1.3 按制造方法分類
1.2 可編程邏輯器件簡介
1.2.1 PLD的分類
1.2.2 PLD的發(fā)展歷程
1.3 數(shù)字系統(tǒng)的設(shè)計工具與設(shè)計流程
1.3.1 數(shù)字系統(tǒng)設(shè)計自動化技術(shù)的發(fā)展歷程
1.3.2 、數(shù)字系統(tǒng)的設(shè)計流程
1.4 知識產(chǎn)權(quán)核（Core，IP Core）
1.5 數(shù)字系統(tǒng)設(shè)計中的其他問題
1.5.1 優(yōu)化設(shè)計
1.5.2 時鐘信號與復(fù)位信號設(shè)計
1.5.3 數(shù)字系統(tǒng)的可觀察性設(shè)計
1.6 本章小結(jié)
1.7 習(xí)題
第2章 硬件描述語言VHDL入門
2.1 VHDL的由來
2.2 位全加器的描述實(shí)例
2.3 基本的VHDL模型結(jié)構(gòu)
2.3.1 設(shè)計實(shí)體
2.3.2 實(shí)體聲明
2.3.3 結(jié)構(gòu)體
2.4 VHDL標(biāo)識符
2.4.1 基本標(biāo)識符
2.4.2 擴(kuò)展標(biāo)識符
2.5 VHDL對象
2.6 VHDL數(shù)據(jù)類型和子類型
2.6.1 文字
2.6.2 標(biāo)量類型
2.6.3 復(fù)合類型
2.6.4 子類型
2.6.5 類型轉(zhuǎn)換
2.7 屬性
2.8 運(yùn)算符與聚合賦值
2.8.1 算術(shù)運(yùn)算符
2.8.2 邏輯運(yùn)算符
2.8.3 關(guān)系運(yùn)算符
2.8.4.連接運(yùn)算符
2.8.5 聚合賦值
2.9 本章小結(jié)
2.1 0習(xí)題
第3章 VHDL基本語句
3.1 仿真與延遲
3.1.1 仿真△機(jī)制
3.1.2 延遲
3.2 進(jìn)程語句與WAIT語句
3.2.1 進(jìn)程語句
3.2.2 WAIT語句
3.3 順序語句
3.3.1 變量賦值語句
3.3.2 信號賦值語句
3.3.3多驅(qū)動源信號——決斷信號
3.3.4 IF語句
3.3.5 CASE語句
3.3.6 NULL語句
3.3.7 I+OOP語句
3.3.8 NEXq語句與EXIT語句
3.3.9 過程調(diào)用語句與RETLJRN語句
3.3.1 0斷言語句與REPORT語句
3.4 并行語句
3.4.1 塊語句
3.4.2 并行信號賦值語句
3.4.3 并行過程調(diào)用語句
3.4.4 并行斷言語句
3.4.5 元件例化語句
3.4.6 生成語句
3.5 本章小結(jié)
3.6 習(xí)題
第4章 VHDL.深入
4.1 子程序
4.1.1 函數(shù)
4.1.2 過程
4.2 程序包和設(shè)計庫
4.2.1 程序包
4.2.2 預(yù)定義程序包
4.2.3 十字路口交通信號燈控制器
4.3 重載
4.3.1 子程序重載
4.3.2 運(yùn)算符重載
4.4 決斷信號與決斷函數(shù)
4.4.1 決斷信號的聲明
4.4.2 決斷函數(shù)
4.5 配置
4.5.1 默認(rèn)連接和默認(rèn)配置
4.5.2 己件配置
4.5.3 結(jié)構(gòu)體中聲明的元件配置
4.5.4 塊的配置
4.6 本章小結(jié)
4.7 習(xí)題
第5章 VHDL 描述的實(shí)現(xiàn)
5.1 EDA集成軟件QuartusII
5.1.1 安裝QuartusII
5.1.2 設(shè)置授權(quán)文件路徑
5.2 VHDL描述的硬件實(shí)現(xiàn)
5.2.1 創(chuàng)建工程項(xiàng)目文件
5.2.2 輸入設(shè)計文件
5.2.3 器件設(shè)置
5.2.4 編譯設(shè)計項(xiàng)目
5.2.5 仿真設(shè)計項(xiàng)目
5.2.6 下載編程
5.3 本章小結(jié)
第6章 典型電路描述實(shí)例
6.1 組合邏輯電路描述實(shí)例
6.1.1 BCD碼——7段LED顯示譯碼器
6.1.2 4位數(shù)值比較器
6.1.3 雙4位緩沖器
6.1.4 8位雙向緩沖器
6.2 觸發(fā)器描述實(shí)例
6.2.1 主從式J.K觸發(fā)器
6.2.2 D觸發(fā)器
6.3 時序邏輯電路描述實(shí)例
6.3.1 整數(shù)分頻器
6.3.2 串行輸入、并行輸出移位寄存器
6.3.3 并行輸入、串行輸出移位寄存器
6.3.4 單脈沖發(fā)生器
6.3.5 波形發(fā)生器
6.3.6 HDB3編碼器
6.4 本章小結(jié)
第7章 常用程序包
7.1 STD庫中的程序包
7.1.1 標(biāo)準(zhǔn)程序包STANDARD
7.1.2 文本輸入／輸出程序包TEXTIO
7.2 IEEEVHDL 庫中的常用程序包
7.2.1 標(biāo)準(zhǔn)邏輯程序包STDLOGIC1164
7.2.2 標(biāo)準(zhǔn)邏輯算術(shù)程序包STDLOGICARITH
7.2.3 標(biāo)準(zhǔn)邏輯無符號數(shù)組擴(kuò)展程序包STDLOGICUNSIGNED
7.2.4 標(biāo)準(zhǔn)邏輯帶符號數(shù)組擴(kuò)展程序包STDLOGICSIGNED
7.3 本章小結(jié)
附錄A VHDL保留字
附錄B VHDL預(yù)定義屬性
B.1 類型和子類型的屬性
B.2 數(shù)組的屬性
B.3 其值為信號值的屬性
B.4 其值與信號有關(guān)的屬性
B.5 為塊和設(shè)計實(shí)體聲明的屬性
參考文獻(xiàn).