VHDL編程實(shí)例（第四版）

第1章 VHDL介紹
　1.1 VHDL術(shù)語
　1.2 在VHDL中描述硬件
　1.3 Entity實(shí)體
　　1.3.1 結(jié)構(gòu)體
　　1.3.2 并行信號賦值
　　1.3.3 事件安排
　　1.3.4 語句并行性
　　1.3.5 結(jié)構(gòu)設(shè)計(jì)
　　1.3.6 順序行為
　　1.3.7 進(jìn)程語句
　　1.3.8 進(jìn)程聲明區(qū)域
　　1.3.9 進(jìn)程語句部分
　　1.3.10 進(jìn)程的執(zhí)行
　　1.3.11 順序語句
　　1.3.12 結(jié)構(gòu)體選擇
　　1.3.13 配置語句
　　1.3.14 配置的作用
　　本章小結(jié)
第2章 行為建模
　2.1 行為建模入門
　2.2 傳輸延遲與慣性延遲
　　2.2.1 慣性延遲
　　2.2.2 傳輸延遲
　　2.2.3 慣性延遲模型
　　2.2.4 傳輸延遲模型
　2.3 仿真delta
　2.4 驅(qū)動(dòng)器
　　2.4.1 驅(qū)動(dòng)器的創(chuàng)建
　　2.4.2 壞的多驅(qū)動(dòng)模型
　2.5 類屬
　2.6 塊語句
　　2.6.1 塊的構(gòu)成
　　2.6.2 塊的保護(hù)
　本章小結(jié)
第3章 順序進(jìn)程
　3.1 進(jìn)程語句
　　3.1.1 敏感列表
　　3.1.2 進(jìn)程舉例
　3.2 信號賦值與變量賦值
　　3.2.1 不正確的mux例子
　　3.2.2 正確的mux例子
　3.3 順序語句
　3.4 IF語句
　3.5 CASE語句
　3.6 LOOP循環(huán)
　　3.6.1 LOOP語句
　　3.6.2 NEXT語句
　3.7 EXIT語句
　3.8 ASSERT語句
　3.9 WAIT語句
　　3.9.1 WAIT ON信號
　　3.9.2 WAIT UNTIL布爾表達(dá)式
　　3.9.3 WAIT FOR時(shí)間表達(dá)式
　　3.9.4 多重WAIT條件
　　3.9.5 WAIT超時(shí)
　　3.9.6 敏感列表和WAIT語句
　3.10 并行賦值問題
　3.11 被動(dòng)進(jìn)程
　本章小結(jié)
第4章 數(shù)據(jù)類型
　4.1 對象類型
　　4.1.1 信號
　　4.1.2 變量
　　4.1.3 常數(shù)
　4.2 數(shù)據(jù)類型
　　4.2.1 標(biāo)量類型
　　4.2.2 復(fù)合類型
　　4.2.3 不完整類型
　　4.2.4 文件類型
　4.3 文件類型的注意事項(xiàng)
　4.4 子類型
　本章小結(jié)
第5章 子程序和程序包
第6章 預(yù)定義屬性
第7章 配置
第8章 VHDL高級特性
第9章 綜合
第10章 VHDL綜合設(shè)計(jì)
第11章 高級設(shè)計(jì)流程
第12章 頂層系統(tǒng)設(shè)計(jì)
第13章 CPU：綜合描述
第14章 CPU：RTL仿真
第15章 CPU設(shè)計(jì)：綜合結(jié)果
第16章 布局布線
第17章 CPU：VITAL仿真第18章 快速調(diào)試技術(shù)
附錄A
附錄B
附錄C
附錄D