Verilog數(shù)字系統(tǒng)設計：RTL綜合、測試平臺與驗證（第二版）

第1章　基于Verilog的數(shù)字系統(tǒng)設計自動代
　1.1　數(shù)字設計流程
　　1.1.1　設計輸入
　　1.1.2　Verilog中的測試平臺
　　1.1.3　設計確認
　　1.1.4　編譯和綜合
　　1.1.5　綜合后仿真
　　1.1.6　時序分析
　　1.1.7　生成硬件電路
　1.2 Verilog硬件描述語言
　　1.2.1　Verilog的演進
　　1.2.2　Verilog的屬性
　　1.2.3　Verilog語言
　1.3　小結(jié)
　習題
　參考文獻
第2章　Verilog的寄存器傳輸級設計
　2.1　寄存器傳輸級設計
　　2.1.1　控制部分和數(shù)據(jù)部分的劃分
　　2.1.2　數(shù)據(jù)部分
　　2.1.3　控制部分
　2.2　Verilog基礎
　　2.2.1　硬件模塊
　　2.2.2　原語例化
　　2.2.3　連續(xù)賦值
　　2.2.4　條件表達式
　　2.2.5　過程塊
　　2.2.6　模塊例化
　2.3　Verilog中的元件描述　
　　2.3.1　數(shù)據(jù)元件
　　2.3.2　控制器
　2.4　測試平臺
　　2.4.1　一個簡單的測試例子
　　2.4.2　任務和函數(shù)
　2.5　小結(jié)
　　習題
　　參考文獻
第3章　Verilog語言的概念
　3.1　硬件描述語言的特征
　　3.1.1　時序
　　3.1.2　并發(fā)性
　　3.1.3　時序和并發(fā)性的例子
　3.2　模塊基礎知識
　　3.2.1　代碼格式
　　3.2.2　邏輯值系統(tǒng)
　　3.2.3　網(wǎng)線和變量
　　3.2.4　模塊
　　3.2.5　模塊的端口
　　3.2.6　命名
　　3.2.7　數(shù)字
　　3.2.8　數(shù)組
　　3.2.9　Verilog運算符
　　2.2.10　Verilog的數(shù)據(jù)類型
　　3.2.11　數(shù)組標號
　3.3　Verilog仿真模型
　　3.3.1　連續(xù)賦值語句
　　3.3.2　過程賦值語句
　3.4　編譯指令
　　……
第4章　組合電路描述
第5章　時序電路描述
第6章　設計的測試與驗證
第7章　詳細建模
第8章　RTL設計與測試
附錄A　關(guān)鍵字列表
附錄B　常用的系統(tǒng)任務和函數(shù)
附錄C　編譯指令
附錄D　Verilog 正式語法定義　
附錄E　Verilog斷言監(jiān)視器