面向CPLD/FPGA的Verilong設(shè)計(jì)

定　價(jià)：￥40.00

作　者：	王冠、俞一鳴、等編著
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	組件

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ISBN：	9787111210573	出版時(shí)間：	2007-04-01	包裝：	平裝
開(kāi)本：	16	頁(yè)數(shù)：	372	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)從實(shí)際設(shè)計(jì)的角度出發(fā)，翔實(shí)地介紹了面向CPLD／FPGA的Verilog設(shè)計(jì)，使讀者從可編程邏輯器件及硬件描述語(yǔ)言設(shè)計(jì)兩個(gè)方面來(lái)掌握實(shí)際設(shè)計(jì)中的方法和技巧。本書(shū)分為器件篇、語(yǔ)言篇、軟件篇和實(shí)戰(zhàn)篇來(lái)介紹相應(yīng)的知識(shí)體系。器件篇著重介紹了Altera公司的CYCKONEⅡ系列FPGA的結(jié)構(gòu)，以及如何使用FPGA器件內(nèi)部的各種資源；語(yǔ)言篇詳細(xì)講解了Verilog HDL的相關(guān)內(nèi)容；軟件篇介紹了一款強(qiáng)大的仿真工具M(jìn)odelSim和Altera公司的集成開(kāi)發(fā)環(huán)境QuartusⅡ6.0；實(shí)戰(zhàn)篇再現(xiàn)了一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)過(guò)程，旨在拋磚引玉，讓初學(xué)者能夠快速上手。本書(shū)主要供從事CPLD/FPGA設(shè)計(jì)的工程技術(shù)人員自學(xué)或參考，也可作為高等院校電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)高年級(jí)本科生和研究生的參考用書(shū)。

作者簡(jiǎn)介

暫缺《面向CPLD/FPGA的Verilong設(shè)計(jì)》作者簡(jiǎn)介

圖書(shū)目錄

叢書(shū)序
前言
第1章　概述
　1.1　可編程器件的定位
　1.2　可編程器件簡(jiǎn)介
　1.3　硬件描述語(yǔ)言簡(jiǎn)介
器件篇
　第2章　可編程邏輯器件概述
　　2.1　可編程陳列邏輯
　　2.2　通用陣列邏輯
　　2.3　CPLD和FPGA
　第3章　CYCLONE Ⅱ系列FPGA
　　3.1　概述
　　3.2　CYCLONE Ⅱ系列器件的結(jié)構(gòu)
　　3.3　FPGA芯片的配置
　　3.4　小結(jié)
　第4章　使用FPGA的內(nèi)部資源
　　4.1　鎖相環(huán)
　　4.2　隨機(jī)訪問(wèn)存儲(chǔ)器
語(yǔ)言篇
　第5章　初識(shí)Verilog HDL
　　5.1　Verilog HDL的背景和歷史
　　5.2　Verilog HDL概述
　　5.3　小結(jié)
　第6章　Verilog HDL的語(yǔ)法
　　6.1　詞法約定
　　6.2　數(shù)據(jù)類型
　　6.3　賦值語(yǔ)句
　　6.4　條件結(jié)構(gòu)
　　6.5　循環(huán)結(jié)構(gòu)
　　6.6　任務(wù)和函數(shù)
　　6.7　預(yù)編譯指令
　　6.8　系統(tǒng)任務(wù)和函數(shù)
　　6.9　邏輯驗(yàn)證
　　6.10　小結(jié)
　第7章　組合邏輯電路
　第8章　時(shí)序邏輯電路
　第9章　有限狀態(tài)機(jī)
軟件篇
　第10章　ModelSim簡(jiǎn)介
　第11章　Quartus Ⅱ簡(jiǎn)介
　第12章　設(shè)計(jì)實(shí)例——典型的數(shù)字系統(tǒng)
參考文獻(xiàn)