PLD在電子電路設(shè)計(jì)中的應(yīng)用

第1章 PLD技術(shù)概述
1.1 PLD發(fā)展簡史
1.2 PLD設(shè)計(jì)流程
1.3 硬件描述語言
1.4 常用EDA工具
本章小結(jié)
思考題和習(xí)題
第2章 可編程邏輯器件
2.1 PLD的基本原理
2.2 PLD的設(shè)計(jì)技術(shù)
2.3 PLD的編程與配置
本章小結(jié)
思考題和習(xí)題
第3章 QUARTUS Ⅱ軟件操作基礎(chǔ)
3.1 QUARTUS Ⅱ軟件的安裝
3.2 QUARTUS Ⅱ軟件的主界面
3.3 QUARTUS Ⅱ的圖形編輯輸入法
3.4 MAX+PLUS Ⅱ 設(shè)計(jì)項(xiàng)目的轉(zhuǎn)換
3.5 QUARTUS Ⅱ 宏功能模塊的使用方法
3.6 嵌入鎖相環(huán)宏功能模塊的使用方法
3.7 QUARTUS Ⅱ的RTL閱讀器
本章小結(jié)
思考題和習(xí)題
第4章 VHDL
4.1 VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)
4.2 VHDL語言要素
4.3 VHDL的順序語句
4.4 并行語句
4.5 VHDL的庫和程序包
4.6 VHDL設(shè)計(jì)流程
本章小結(jié)
思考題和習(xí)題
第5章 Verilog HDL
5.1 Verilog HDL 設(shè)計(jì)模塊的基本結(jié)構(gòu)
5.2 Verilog HDL 的詞法
5.3 Verilog HDL 的語句
5.4 不同抽象級別的Verilog HDL模型
5.5 Verilog HDL 設(shè)計(jì)流程
本章小結(jié)
思考題和習(xí)題
第6章 基于PLD的DSP開發(fā)技術(shù)
6.1 基于Matlab/DSP Builder 的DSP模塊設(shè)計(jì)
6.2 DSP Builder的層次設(shè)計(jì)
6.3 DSP Builder設(shè)計(jì)實(shí)例
本章小結(jié)
思考題和習(xí)題
第7章 PLD的應(yīng)用
7.1 PLD的組合邏輯電路設(shè)計(jì)中的應(yīng)用
7.2 時序邏輯電路設(shè)計(jì)應(yīng)用
7.3 PLD綜合應(yīng)用
本章小結(jié)
思考題和習(xí)題
附錄A ALTERA DE2 開發(fā)板使用方法
附錄B EDA6000實(shí)驗(yàn)開發(fā)系統(tǒng)
附錄C GW48 DEA 系統(tǒng)使用說明
附錄D Quartus Ⅱ的宏函數(shù)和強(qiáng)函數(shù)
主要參考文獻(xiàn)