設(shè)計(jì)與驗(yàn)證Verilog HDL（含盤）

第1章　HDL設(shè)計(jì)方法簡介　1
1.1　設(shè)計(jì)方法的變遷　1
1.2　Verilog語言的特點(diǎn)　2
1.2.1　Verilog的由來　2
1.2.2　HDL與原理圖　2
1.2.3　Verilog和 VHDL　3
1.2.4　Verilog和C語言　4
1.3　HDL的設(shè)計(jì)與驗(yàn)證流程　5
1.4　問題與思考　7
第2章　Verilog語言基礎(chǔ)　9
2.1　Top-Down和Bottom-Up　9
2.2　Verilog的3種描述方法　10
2.2.1　實(shí)例　10
2.2.2　3種描述方法　13
2.3　基本詞法　14
2.4　模塊和端口　15
2.5　編譯指令　16
2.6　邏輯值與常量　17
2.6.1　邏輯值　17
2.6.2　常量　18
2.7　變量類型　19
2.7.1　線網(wǎng)類型　19
2.7.2　寄存器類型　19
2.7.3　變量的物理含義　20
2.7.4　驅(qū)動(dòng)和賦值　20
2.8　參數(shù)　22
2.9　Verilog中的并發(fā)與順序　22
2.10　操作數(shù)、操作符和表達(dá)式　23
2.10.1　操作符　23
2.10.2　二進(jìn)制數(shù)值　26
2.10.3　操作數(shù)　26
2.11　系統(tǒng)任務(wù)和系統(tǒng)函數(shù)　28
2.11.1　顯示任務(wù)　28
2.11.2　文件輸入/輸出任務(wù)　28
2.11.3　其他系統(tǒng)任務(wù)和系統(tǒng)函數(shù)　29
2.12　小結(jié)　29
2.13　問題與思考　29
第3章　描述方式和設(shè)計(jì)層次　31
3.1　描述方式　31
3.2　數(shù)據(jù)流描述　31
3.2.1　數(shù)據(jù)流　31
3.2.2　連續(xù)賦值語句　31
3.2.3　延時(shí)　33
3.2.4　多驅(qū)動(dòng)源線網(wǎng)　34
3.3　行為描述　36
3.3.1　行為描述的語句格式　36
3.3.2　過程賦值語句　40
3.3.3　語句組　43
3.3.4　高級(jí)編程語句　44
3.4　結(jié)構(gòu)化描述　50
3.4.1　實(shí)例化模塊的方法　52
3.4.2　參數(shù)化模塊　53
3.5　設(shè)計(jì)層次　57
3.5.1　系統(tǒng)級(jí)和行為級(jí)　57
3.5.2　RTL級(jí)　59
3.5.3　門級(jí)　60
3.5.4　晶體管級(jí)　60
3.5.5　混合描述　60
3.6　實(shí)例：CRC計(jì)算與校驗(yàn)電路　60
3.6.1　CRC10校驗(yàn)，行為級(jí)　61
3.6.2　CRC10計(jì)算電路，RTL級(jí)　62
3.7　小結(jié)　64
3.8　問題與思考　64
第4章　RTL概念與RTL級(jí)建模　65
4.1　RTL與綜合的概念　65
4.2　RTL級(jí)設(shè)計(jì)的基本要素和步驟　65
4.3　常用的RTL級(jí)建?！?7
4.3.1　阻塞賦值、非阻塞賦值和連續(xù)賦值　67
4.3.2　寄存器電路建?！?8
4.3.3　組合邏輯建模　70
4.3.4　雙向端口與三態(tài)信號(hào)建?！?2
4.3.5　Mux建模　73
4.3.6　存儲(chǔ)器建?！?4
4.3.7　簡單的時(shí)鐘分頻電路　75
4.3.8　串并轉(zhuǎn)換建?！?7
4.3.9　同步復(fù)位和異步復(fù)位　77
4.3.10　使用case和if...else語句建模　81
4.3.11　可綜合的Verilog語法子集　87
4.4　設(shè)計(jì)實(shí)例：CPU讀寫PLD寄存器接口　87
4.5　小結(jié)　92
4.6　問題與思考　92
第5章　RTL設(shè)計(jì)與編碼指導(dǎo)　93
5.1　一般性指導(dǎo)原則　93
5.1.1　面積和速度的平衡與互換原則　94
5.1.2　硬件原則　103
5.1.3　系統(tǒng)原則　105
5.2　同步設(shè)計(jì)原則和多時(shí)鐘處理　107
5.2.1　同步設(shè)計(jì)原則　107
5.2.2　亞穩(wěn)態(tài)　109
5.2.3　異步時(shí)鐘域數(shù)據(jù)同步　111
5.3　代碼風(fēng)格　113
5.3.1　代碼風(fēng)格的分類　113
5.3.2　代碼風(fēng)格的重要性　113
5.4　結(jié)構(gòu)層次設(shè)計(jì)和模塊劃分　114
5.4.1　結(jié)構(gòu)層次化編碼(Hierarchical Coding)　114
5.4.2　模塊劃分的技巧(Design Partitioning)　115
5.5　組合邏輯的注意事項(xiàng)　116
5.5.1　always組合邏輯信號(hào)敏感表　116
5.5.2　組合邏輯反饋環(huán)路　117
5.5.3　脈沖產(chǎn)生器　118
5.5.4　慎用鎖存器(Latch)　119
5.6　時(shí)鐘設(shè)計(jì)的注意事項(xiàng)　120
5.6.1　內(nèi)部邏輯產(chǎn)生的時(shí)鐘　120
5.6.2　Ripple Counter　121
5.6.3　時(shí)鐘選擇　121
5.6.4　門控時(shí)鐘　121
5.6.5　時(shí)鐘同步使能端　122
5.7　RTL代碼優(yōu)化技巧　123
5.7.1　使用Pipelining技術(shù)優(yōu)化時(shí)序　123
5.7.2　模塊復(fù)用與資源共享　123
5.7.3　邏輯復(fù)制　125
5.7.4　香農(nóng)擴(kuò)展運(yùn)算　127
5.8　小結(jié)　129
5.9　問題與思考　130
第6章　如何寫好狀態(tài)機(jī)　131
6.1　狀態(tài)機(jī)的基本概念　131
6.1.1　狀態(tài)機(jī)是一種思想方法　131
6.1.2　狀態(tài)機(jī)的基本要素及分類　133
6.1.3　狀態(tài)機(jī)的基本描述方式　133
6.2　如何寫好狀態(tài)機(jī)　134
6.2.1　評(píng)判FSM的標(biāo)準(zhǔn)　134
6.2.2　RTL級(jí)狀態(tài)機(jī)描述常用的語法　135
6.2.3　推薦的狀態(tài)機(jī)描述方法　138
6.2.4　狀態(tài)機(jī)設(shè)計(jì)的其他技巧　151
6.3　使用Synplify Pro分析FSM　154
6.4　小結(jié)　157
6.5　問題與思考　157
第7章　邏輯驗(yàn)證與Testbench編寫　159
7.1　概述　159
7.1.1　仿真和驗(yàn)證　159
7.1.2　什么是Testbench　160
7.2　建立Testbench，仿真設(shè)計(jì)　161
7.2.1　編寫仿真激勵(lì)　162
7.2.2　搭建仿真環(huán)境　172
7.2.3　確認(rèn)仿真結(jié)果　173
7.2.4　編寫Testbench時(shí)需要注意的問題　175
7.3　實(shí)例：CPU接口仿真　177
7.3.1　設(shè)計(jì)簡介　177
7.3.2　一種Testbench　178
7.3.3　另外一種Testbench　182
7.4　結(jié)構(gòu)化Testbench　183
7.4.1　任務(wù)和函數(shù)　184
7.4.2　總線功能模型(BFM)　184
7.4.3　測試套具(Harness)　185
7.4.4　測試用例(Testcase)　185
7.4.5　結(jié)構(gòu)化Testbench　186
7.5　實(shí)例：結(jié)構(gòu)化Testbench的編寫　188
7.5.1　單頂層Testbench　188
7.5.2　多頂層Testbench　191
7.6　擴(kuò)展Verilog的高層建模能力　192
7.7　小結(jié)　193
7.8　問題與思考　193
第8章　Verilog語義和仿真原理　195
8.1　從一個(gè)問題說起　195
8.2　電路與仿真　196
8.2.1　電路是并行的　196
8.2.2　Verilog是并行語言　197
8.2.3　Verilog仿真語義　197
8.3　仿真原理　198
8.3.1　Verilog的仿真過程　198
8.3.2　仿真時(shí)間　202
8.3.3　事件驅(qū)動(dòng)　203
8.3.4　進(jìn)程　203
8.3.5　調(diào)度　204
8.3.6　時(shí)序控制(Timing Control)　205
8.3.7　進(jìn)程、事件和仿真時(shí)間的關(guān)系　205
8.3.8　Verilog語言的不確定性　205
8.4　分層事件隊(duì)列與仿真參考模型　206
8.4.1　分層事件隊(duì)列　206
8.4.2　仿真參考模型　206
8.5　時(shí)序模型與延時(shí)　207
8.5.1　仿真模型(Simulation Model)　207
8.5.2　時(shí)序模型(Timing Model)　208
8.5.3　案例分析　208
8.5.4　在Verilog語言中增加延時(shí)　210
8.6　再談阻塞與非阻塞賦值　213
8.6.1　本質(zhì)　213
8.6.2　案例分析　216
8.7　如何提高代碼的仿真效率　219
8.8　防止仿真和綜合結(jié)果不一致　219
8.9　小結(jié)　220
8.10　問題與思考　220
第9章　設(shè)計(jì)與驗(yàn)證語言的發(fā)展趨勢　221
9.1　設(shè)計(jì)與驗(yàn)證語言的發(fā)展歷程　221
9.1.1　HDL語言　221
9.1.2　C/C++和私有的驗(yàn)證語言　222
9.1.3　Accellera和IEEE的標(biāo)準(zhǔn)化工作　222
9.2　硬件設(shè)計(jì)語言的發(fā)展現(xiàn)狀和走向　223
9.2.1　HDL的競爭　223
9.2.2　一些嘗試　223
9.2.3　下一代的Verilog語言　223
9.2.4　SystemC　224
9.3　驗(yàn)證語言的發(fā)展現(xiàn)狀和走向　225
9.3.1　驗(yàn)證方法　225
9.3.2　HVL標(biāo)準(zhǔn)化進(jìn)程　225
9.3.3　HVL的新需求　226
9.4　總結(jié)和展望　226
9.5　小結(jié)　226
9.6　問題與思考　226
附錄 Verilog關(guān)鍵字列表　227