Verilog HDL實(shí)驗(yàn)練習(xí)與語法手冊(cè)

第一部分 設(shè)計(jì)示范與實(shí)驗(yàn)練習(xí)
練習(xí)一 簡(jiǎn)單的組合邏輯設(shè)計(jì)
練習(xí)二 簡(jiǎn)單分頻時(shí)序邏輯電路的設(shè)計(jì)
練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路
練習(xí)四 阻塞賦值與非阻塞賦值的區(qū)別
練習(xí)五 用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路
練習(xí)六 在Verilog HDL中使用函數(shù)，
練習(xí)七 在Verilog HDL中使用任務(wù)task聲明語句
練習(xí)八 利用有限狀態(tài)機(jī)進(jìn)行時(shí)序邏輯的設(shè)計(jì)
練習(xí)九 利用狀態(tài)機(jī)實(shí)現(xiàn)比較復(fù)雜的接口設(shè)計(jì)
練習(xí)十 通過模塊實(shí)例調(diào)用實(shí)現(xiàn)大型的設(shè)計(jì)
練習(xí)十一 簡(jiǎn)單卷積器的設(shè)計(jì)
練習(xí)十二 利用SRAM設(shè)計(jì)一個(gè)FIFO
第二部分 Verilog硬件描述語言參考手冊(cè)
一、關(guān)于IEEE 1364標(biāo)準(zhǔn)
二、Verilog簡(jiǎn)介
三、語法總結(jié)
四、編寫Verilog HDL源代碼的標(biāo)準(zhǔn)
五、設(shè)計(jì)流程
六、按字母順序查找部分
七、編譯器指示
八、系統(tǒng)任務(wù)和函數(shù)
第三部分 IEEE Verilog1364-2001標(biāo)準(zhǔn)簡(jiǎn)介
一、Verilog語言發(fā)展歷史回顧
二、IEEE1364-2001 Verilog標(biāo)準(zhǔn)的目標(biāo)
三、新標(biāo)準(zhǔn)使建模性能得到很大提高
四、提高了ASIC/FPGA應(yīng)用的正確性
五、編程語言接口（PLI）方面的改進(jìn)
六、總結(jié)
附錄一 A/D轉(zhuǎn)換器的Verilog HDL模型和建立模型所需要的技術(shù)參數(shù)
附錄二 2K*8位異步CMOS靜態(tài)RAM HM-65162
參考文獻(xiàn)