EDA工程實踐

第1章  CPLD／FPGA設(shè)計工具使用
  1.1  ACTEL公司的EDA設(shè)計工具
  1.1.1  Liber05.0軟件工具的使用
  1.1.2 Liber05.0仿真工具的使用
  1.1.3  Liber05.0宏生成器的使用
  1.1.4  Liber05.0原理圖輸入工具使用
  1.1.5  GCF文件的使用和語法
  1.2 ACTEL集成的第三方工具
  1.2.1  邏輯綜合工具使用
  1.2.2  邏輯綜合操作練習
  1.3  ALTERA公司的EDA設(shè)計工具QuaxtusⅡ
  1.3.1  設(shè)計輸入
  1.3.2  支持的第三方工具
  1.3.3項目設(shè)立
  1.3.4項目編譯
  1.3.5  延時分析
  1.3.6項目仿真
  1.3.7  設(shè)計項目的下載編程操作
  1.4 1C設(shè)計實驗教學大綱(參考)
  1.5  數(shù)字IC設(shè)計開發(fā)系統(tǒng)
  1.6  時鐘設(shè)計實驗Ⅲ核
第2章  IC前端設(shè)計實踐
  2.1  在線邏輯分析儀的使用方法
  2.2  設(shè)計雙口RAM實現(xiàn)FIFO功能
  2.3  利用可編程器件設(shè)計看門狗電路
  2.4  把32bitRISC處理器置入FPGA
  2.5  用PLD器件設(shè)計通信系統(tǒng)
2.5.1 PPCCore基本功能
  2.5.2  存儲器管理單元
  2.5.3通信處理模塊CPM
  2.5.4  實時嵌入式開發(fā)工具
  第2部分  PCB設(shè)計實踐
第3章  PCB設(shè)計工具的使用
  3.1  OrcadPCB設(shè)計工具
  3.2  版圖布局布線
  3.3 SPECCTRA編輯和自動化布線
  3.4  PSpiceA／D仿真工具
第4章  PCB設(shè)計實踐
  4.1  板級電路系統(tǒng)設(shè)計流程
  4.1.1  概述
  4.1.2  建立ProjecL
  4.1.3  輸入原理圖
  4.1.4  將原理圖轉(zhuǎn)換并輸出到Layout板圖
  4.1.5光繪輸出
  4.2  板級電路系統(tǒng)設(shè)計實踐
  4.2.1  概述
  4.2.2  基本模塊功能介紹
  4.2.3  文件結(jié)構(gòu)及工程的設(shè)置
  4.3  Allegro中的基本操作
  4.4 PCB可生產(chǎn)性
  4.5 PCB可測試性
  4.6 PCB文件打印輸出
  第3部分  ASIC設(shè)計實踐
第5章  ASIC設(shè)計工具使用
  5.1  集成設(shè)計環(huán)境CadenceEDA工具
  5.2 ASIC設(shè)計流程
  5.3 Cadence工具使用
  5.3.1  概述
  5.3.2  Cadence軟件的環(huán)境設(shè)置
  5.3.3  Cadence軟件的啟動方法
  5.3.4  庫文件的管理
  5. 3. 5  文件格式的轉(zhuǎn)化 
  5.4  仿真工具VerilogXL
  5.4.1  環(huán)境設(shè)置及仿真工具啟動
  5.4.2 VefilogXL的使用示例
  5.5  電路圖設(shè)計工具Composer
  5.6  電路模擬工具AnalogArtist
  5.7  自動布局布線
  5.7.1  自動布局布線流程
  5.7.2  自動布局布線設(shè)計
  5.8  版圖設(shè)計及其驗證
  5.8.1  版圖編輯器VirtuosoLayoutEditor
  5.8.2版圖驗證工具Dracula
  第4部分  仿真實踐
第6章  IBIS模型結(jié)構(gòu)、創(chuàng)建與應(yīng)用
  6.1  1BIS標準和資源
  6.1.1 1BIS標準歷史
  6.1.2  1BIS資源
  6.1.3  1BIS模型來源
  6.1.4  1BIS的工具
  6.2  基本IBIS
  6.2.1  基本IBIS文件結(jié)構(gòu)
  6.2.2基本IBIS模型
  6.2.3  終端和串聯(lián)模型
  6.3創(chuàng)建IBIS模型
  6.3.1  1BIS元件生成器
  6.3.2  產(chǎn)生設(shè)計的NDD和NNL文件
  6.3.3  產(chǎn)生用于設(shè)計的IBIS框架文件
  6.3.4編輯IBIS框架文件
  6.3.5最終檢查
  6.4 1CXIBIS模型
  6.4.1  3藝模型
  6.4.2創(chuàng)建技術(shù)模型
  6.4.3假設(shè)終端模型
  6.4.4驅(qū)動最優(yōu)化模型
  6.4.5  1CX串聯(lián)電阻
  6.5高級IBIS模型
  6.5.1  差分模型
  6.5.2  多級驅(qū)動
  6.5.3  連接器和插座模型
  6.5.4動態(tài)箝位模型
  6.6  創(chuàng)建EBD模型
  6.6.1 EBD模型結(jié)構(gòu)
  6.6.2創(chuàng)建EBD模型
  6.7  信號完整性和時序信息
  6.7.1  在IBIS模型中設(shè)置參考電壓
  6.7.2  信號完整性和時序電壓
  6.7.3模型的繼承
  6.7.4  端口類型的繼承
  6.8  封裝和連接器模型
  6.8.1  物理配置
  6.8.2  源數(shù)據(jù)或SPICE模型
  6.8.3 SPICE模型層級結(jié)構(gòu)
  6.8.4執(zhí)行spice2pk8
  6.8.5 spice2pk8輸入文件語法
  6.8.6舉例說明
  6.9 1BIS模型及其應(yīng)用
  6.9.1  1BIS的背景及其發(fā)展
  6.9.2 1BIS模型
  6.9.3 1BIS模型的建模過程
  6.9.4 1BIS模型參數(shù)及模型示例
  6.9.5  在使用IBIS模型中常遇到的問題和解決方法
  第5部分  集成電路版圖設(shè)計
第7章  Apolloll設(shè)計工具
  7.1  概述
  7.1.1  約定
  7.1.2  使用窗口命令
  7.1.3  使用模式匹配
  7.2  系統(tǒng)設(shè)置和安裝
  7.2.1  系統(tǒng)所需的操作系統(tǒng)
  7.2.2 ApolloII工具軟件的管理
  7.2.3  授權(quán)文件
  7.2.4  安裝目錄
  7.3  數(shù)據(jù)結(jié)構(gòu)
  7.4  開始運行ApolloII
  7.4.1  命令設(shè)置
  7.4.2字符敏感性
  7.4.3  應(yīng)用窗口
  7.4.4  啟動在線幫助
  7.5  單元管理
  7.6定義設(shè)計環(huán)境
  7.7  設(shè)計準備
  7.7.1  準備過程
  7.7.2 Verilog網(wǎng)絡(luò)列表文件
  7.7.3  VHDL網(wǎng)絡(luò)列表文件
  7.7.4操作參考庫
  7.8  網(wǎng)表選項設(shè)置
  7.8.1  網(wǎng)表選項(cmCmdExpand)
  7.8.2  網(wǎng)表選項設(shè)置
第8章  版圖設(shè)計
  8.1版圖設(shè)計
  8.1。1  打開Apollo中的庫(geOpenlib)
  8.1.2創(chuàng)建頂層單元項目(geCreateCell)
  8.1.3合并網(wǎng)表(axgBindNetlist)
  8.1.4  創(chuàng)建不在網(wǎng)格中的單元實例(dbCreateCelllnst)
  8.1.5  連接電源與地線焊點(aprPGConnect)
  8.1.6  pad／pin的設(shè)置
  8.2  平面布置
  8.2.1  創(chuàng)建底盤規(guī)劃
  8.2.2線性底版規(guī)劃
  8.2.3  放置塊
  8.2.4布局調(diào)整
  8.2.5  支持倒裝芯片
  8.2.6  手工移動／轉(zhuǎn)換命令
  8.2.7  創(chuàng)建組和區(qū)域
  8.2.8  創(chuàng)建禁止布置區(qū)
  8.2.9  創(chuàng)建宏焊點
  8.2.10  將設(shè)計信息保存到輸出文件中
  8.3掃描鏈
  8.3.1  分離掃描鏈
  8.3.2  定義和優(yōu)化掃描鏈
  8.3.3  創(chuàng)建掃描鏈和規(guī)定約束
  8.4  線網(wǎng)預(yù)布線
  8.4.1  帶線預(yù)布線
  8.4.2矩形環(huán)預(yù)布線
  8.4.3  自定義導線預(yù)布線
  8.4.4  宏單元和壓焊盤預(yù)布線
  8.4.5  標準單元預(yù)布線
  8.4.6模板預(yù)布線
  8.4.7  刪除預(yù)布線線網(wǎng)
  8.4.8快速布線(axgStartQuickPrerouter)
  8.5  標準單元的布局
  8.5.1  設(shè)置布局選項(axgPlaceOpfions)
  8.5.2  自動布局
  8.5.3  布局資源管理器
  8.5.4最優(yōu)化布局
  8.5.5  設(shè)置布局狀態(tài)
  8.6  總線布線
  8.6.1  總線布線
  8.6.2  布線向?qū)?br />  8.6.3  布線選項
  8.6.4布線網(wǎng)絡(luò)群(axgRouteGroup)
  8.6.5  全局布線
  8.6.6  進行詳細布線
  8.6.7  布線最優(yōu)化
  第9章  版圖仿真、設(shè)計規(guī)則檢查和修改
  9.1  版圖修改
  9.1.1  術(shù)語
  9.1.2  ECO能力
  9.2  改變網(wǎng)表后更新版圖
  9.2.1  執(zhí)行無限制的ECO
  9.2.2  執(zhí)行"硅"ECO
  9.3  改變版圖后更新網(wǎng)表
  9.4 ECO窗體
  9.4.1  ECO比較和更新網(wǎng)表(auECOByNetCmp)
  9.4.2回顧ECO歷史(cmCmdECOHistory)
  9.4.3清除ECO變換(cmCmdECODump)
  9.4.4 ECO的布局(axgECOPlace)
  9.4.5  ECO布線(axgECORouteDesign)
  9.5  LVS和DRC
  9.5.1運行LVS
  9.5.2  運行DRC
  9.5.3  查看在LVS和DRC檢查中發(fā)現(xiàn)的錯誤
  9.6  數(shù)據(jù)輸出
  9.6.1  輸出物理設(shè)計數(shù)據(jù)
  9.6.2  邏輯設(shè)計數(shù)據(jù)導出
  9.6.3  導出延時文件
  9.6.4  DSPF文件
第10章  版圖設(shè)計實踐
  10.1  MyChipStation的安裝
  10.2  運行MyChipStation
  10.3  版圖編輯器的參數(shù)設(shè)定
  10.4  版圖編輯器LayEd的操作
  10.5  SPICE網(wǎng)表提取和電氣規(guī)則檢查
  10.5.1  網(wǎng)表提取和電器規(guī)則檢查流程
  10.5.2  運行IayNet
  10.6  版圖設(shè)計驗證
  10.7  倒相器電路版圖設(shè)計
  10.8  倒相器版圖設(shè)計規(guī)則檢查(DRC)驗證
  10.9  從倒相器版圖提取SPICE網(wǎng)表
  10.10  修改倒相器版圖
英漢名詞縮略語對照表
參考文獻
鳴謝