電子設(shè)計(jì)自動(dòng)化應(yīng)用技術(shù)

第1章　電子設(shè)計(jì)自動(dòng)化綜述
  1.1　引言
  1.2　EDA技術(shù)發(fā)展歷程
  1.3　EDA系統(tǒng)構(gòu)成
  1.4　EDA及相關(guān)技術(shù)發(fā)展趨勢(shì)
  1.5　常用EDA工具
  思考題和習(xí)題
第2章　MAX+plusⅡ軟件及應(yīng)用
  2.1　MAX+plusⅡ軟件概述
  2.2　MAX+plusⅡ使用流程
  2.3　圖形文件輸入
  2.4　文本文件輸入
  2.5　層次化設(shè)計(jì)
  2.6　參數(shù)化模塊庫(kù)的使用
  2.7　軟件使用中常見錯(cuò)誤及其排除
  思考題和習(xí)題
第3章　Quartus Ⅱ軟件及應(yīng)用
  3.1　Quartus Ⅱ概述
  3.2　Quartus Ⅱ軟件概
  3.3　Quartus Ⅱ使用流程
  3.4　圖形文件輸入
  3.5　文本文件輸入
  3.6　層次化設(shè)計(jì)
  3.7　LPM的使用
  思考題和習(xí)題
第4章　硬件描述語(yǔ)言VHDL
  4.1　VHDL概述
  4.2　VHDL程序結(jié)構(gòu)
  4.3　VHDL語(yǔ)法規(guī)則
  4.4　VHDL并行語(yǔ)句
  4.5　VHDL順序語(yǔ)句
  思考題和習(xí)題
第5章　VHDL應(yīng)用實(shí)例
  5.1　常用組合邏輯電路設(shè)計(jì)
  5.2　常用時(shí)序邏輯電路設(shè)計(jì)
  5.3　有限狀態(tài)機(jī)設(shè)計(jì)
  5.4　存儲(chǔ)器設(shè)計(jì)
  思考題與習(xí)題
第6章　第三方EDA工具
  6.1　概述
  6.2　FPGA Complier
  6.3　Syplify
  思考題與習(xí)題
第7章　可編程邏輯器件綜述
  7.1　引言
  7.2　PLD的分類
  7.3　PLD的基本結(jié)構(gòu)
  7.4　PLD產(chǎn)品簡(jiǎn)述
  7.5　PLD的發(fā)展趨勢(shì)
  思考題與習(xí)題
第8章　Altera可編程邏輯器件
  8.1　引言
  8.2　MAX系列
  8.3　FLEX系列
  8.4　ACEX1K系列
  8.5　APEX系列
  8.6　Altera的其他系列
  思考題與習(xí)題
第9章　數(shù)字系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
  9.1　時(shí)鐘電路的設(shè)計(jì)與實(shí)現(xiàn)
  9.2　UART數(shù)據(jù)接收發(fā)送電路設(shè)計(jì)與實(shí)現(xiàn)
  9.3　人機(jī)接口電路的設(shè)計(jì)與實(shí)現(xiàn)
  9.4　8255并行接口電路的設(shè)計(jì)與實(shí)現(xiàn)
  思考題與習(xí)題
第10章　提高電路設(shè)計(jì)效率的常用方法
  10.1　引言
  10.2　EAB單元的使用
  10.3　優(yōu)化系統(tǒng)運(yùn)行速度
  10.4　使用LPM宏單元庫(kù)
  10.5　提高設(shè)計(jì)的綜合應(yīng)用
  思考題與習(xí)題
第11章　CPLD/FPGA器件配置
  11.1　概述
  11.2　ByteBlaster配置
  11.3　ByteBlasterMV并口下載電纜
  11.4　MasterBlaster串行/USB通信電纜
  11.5　BitBlaster串行下載電纜
  11.6　MCU配置方案設(shè)計(jì)
  思考題與習(xí)題
第12章　PLD應(yīng)用系統(tǒng)設(shè)計(jì)技術(shù)
  12.1　　PLD系統(tǒng)板的抗干擾設(shè)計(jì)
  12.2　毛刺現(xiàn)象的產(chǎn)生及消除
  12.3　系統(tǒng)下載/配置電路的設(shè)計(jì)與實(shí)現(xiàn)
  思考題與習(xí)題
參考文獻(xiàn)