可編程邏輯器件及EDA技術(shù)

第1章 可編程邏輯器件基礎(chǔ)
1.1 PLD的邏輯表示
1.1.1 PLD中陣列及其陣列交叉點的邏輯表示
1.1.2 PLD中基本邏輯單元的PLD表示
1.2 邏輯陣列的PLD表示法應(yīng)用舉例
第2章 通用陣列邏輯GAL
2.1 GAL的結(jié)構(gòu)及其工作原理
2.1.1 GAL的基本陣列結(jié)構(gòu)
2.1.2 GAL的工作模式和邏輯組態(tài)
2.1.3 GAL的編程
2.1.4 GAL的輸入緩沖器、輸出三態(tài)緩沖器
2.1.5 GAL的開發(fā)及使用中應(yīng)注意的問題
2.1.6 GAL器件使用中應(yīng)注意的問題
2.2 GAL的應(yīng)用舉例
2.2.1 用GAL實現(xiàn)基本邏輯門的設(shè)計
2.2.2 用GAL實現(xiàn)組合及時序混合的邏輯電路
2.2.3 用GAL實現(xiàn)5位二進制計數(shù)器和N位任意進制計數(shù)器設(shè)計
第3章 ABEL硬件描述語言
3.1 ABEL-HDL語言用戶源文件的基本結(jié)構(gòu)
3.1.1 模塊開頭語句
3.1.2 標志語句
3.1.3 標題語句
3.1.4 聲明語句
3.1.5 邏輯描述語句
3.1.6 測試向量語句
3.1.7 結(jié)束語句
3.2 ABEL語言的語法規(guī)范
3.2.1 字符和數(shù)
3.2.2 ABEL語言中字符和數(shù)的使用語法規(guī)則
3.2.3 運算符、表達式與方程式
3.2.4 輸出使能控制語句
3.3 ABEL語言處理程序簡介
3.4 編寫測試向量技巧
3.5 用ABEL語言實現(xiàn)邏輯設(shè)計舉例
第4章 VHDL硬件描述語言
4.1 概述
4.2 VHDL語言程序結(jié)構(gòu)
4.2.1 實體及實體說明
4.2.2 類屬說明和端口說明
4.2.3 結(jié)構(gòu)體及其描述方式
4.2.4 庫、程序包及其配置
4.3 VHDL中的標識符、數(shù)據(jù)對象、數(shù)據(jù)類型及屬性
4.3.1 標識符（identifier）
4.3.2 數(shù)據(jù)對象
4.3.3 數(shù)據(jù)類型（data type）
4.3.4 數(shù)據(jù)類型的轉(zhuǎn)換
4.4 VHDL語言中的運算符和操作符
4.5 VHDL的主要語句及其在結(jié)構(gòu)體描述中的應(yīng)用
4.5.1 進程語句（process statement）
4.5.2 信號賦值語句（signal assignment statment）
4.5.3 順序描述語句
4.5.4 過程及其函數(shù)
4.5.5 GENERIC語句
4.5.6 GENERATE語句
4.5.7 BLOCK塊語句
4.5.8 COMPONENT語句和COMPONENT INSTANT語句
4.5.9 VHDL源文件修改練習(xí)
4.6 VHDL中屬性的描述及定義語句
4.6.1 數(shù)值類屬性
4.6.2 函數(shù)類屬性
4.7 用VHDL實現(xiàn)基本邏輯電路設(shè)計
4.7.1 用VHDL實現(xiàn)基本邏輯門的描述
4.7.2 常用組合邏輯電路單元的VHDL描述
4.7.3 常用時序邏輯單元的VHDL描述
4.8 典型數(shù)字系統(tǒng)設(shè)計
4.8.1 用VHDL語言實現(xiàn)頻率計的設(shè)計
4.8.2 用VHDL語言實現(xiàn)數(shù)字鐘設(shè)計
第5章 復(fù)雜可編程邏輯器件CPLD
5.1 Lattice公司的ispLSI／pLSI系列器件簡介
5.2 ispLSI／pLSl1000系列器件的內(nèi)部結(jié)構(gòu)
5.2.1 ispLSI／pLSl1000系列器件的內(nèi)部結(jié)構(gòu)概述
5.2.2 ispLSl／pLSl1000系列各部分的結(jié)構(gòu)和功能
5.3 ispLSI器件的編程
5.3.1 ispLSI器件的編程單元
5.3.2 ispLSI器件的編程接口
5.3.3 ispLSI器件的編程
5.4 Altera公司的MAX7000系列器件簡介
5.4.1 MAX7000系列器件的技術(shù)性能特點
5.4.2 MAX7000S系列器件內(nèi)部結(jié)構(gòu)
5.4.3 MAX7000系列器件的輸出配置
5.5 MAX7000系列器件的編程
第6章 現(xiàn)場可編程門陣列FPGA
6.1　Xilinx公司的XC系列器件的技術(shù)性能簡介
6.2 XC4000系列器件的內(nèi)部結(jié)構(gòu)
6.2.1 XC4000系列的可配置邏輯塊（CLB）
6.2.2 輸入／輸出模塊（IOB）
6.2.3 內(nèi)部互連資源（PI）
6.2.4 片內(nèi)振蕩器
6.3 XC4000系列器件的配置
6.3.1 配置模式
6.3.2 FPGA的配置過程
6.4 Altera公司的FLEX系列器件技術(shù)性能簡介
6.5 FLEX10K系列器件的內(nèi)部結(jié)構(gòu)
6.5.1 嵌入式陣列
6.5.2 邏輯陣列
6.5.3 I／O單元（IOE）
6.5.4 快速互連通道（Fast Track）
6.6 FLEX10K系列器件的配置
6.6.1 主動串行配置
6.6.2 被動配置
第7章 ispDesignExpert系統(tǒng)
7.1 ispDesignEopert系統(tǒng)簡介
7.2 ispDesignExpert系統(tǒng)的使用說明
7.2.1 設(shè)計初步
7.2.2 設(shè)計輸入
7.2.3 設(shè)計的功能仿真
7.2.4 設(shè)計實現(xiàn)
7.3 ispDesignExpert系統(tǒng)的設(shè)計技巧
7.3.1 元件符號說明
7.3.2 創(chuàng)建模塊符號
7.3.3 編輯元件符號
7.3.4 層次設(shè)計瀏覽器
7.3.5 VHDL語言設(shè)計輸入
第8章 MAX+PLusII開發(fā)系統(tǒng)
8.1 MAX+plus II開發(fā)系統(tǒng)簡介
8.2 MAX＋plus II開發(fā)系統(tǒng)設(shè)計入門
8.2.1 設(shè)計輸入
8.2.2 編譯設(shè)計項目
8.2.3 設(shè)計校驗
8.2.4 器件編程
8.3 MAX+plus II系統(tǒng)設(shè)計技巧
8.3.1 創(chuàng)建元件符號
8.3.2 元件庫使用
8.3.3 宏向?qū)?br />8.3.4 文本設(shè)計輸入方法
第9章 Xilinx Foundation F1.5系統(tǒng)
9.1 Xilinx Foundation F1.5系統(tǒng)簡介
9.2 Xilinx Foundation F1.5系統(tǒng)設(shè)計入門
9.2.1 創(chuàng)建新的工程
9.2.2 創(chuàng)建、編輯原理圖文件
9.2.3 功能仿真
9.2.4 設(shè)計實現(xiàn)
9.2.5 時序仿真
9.2.6 時序分析
9.2.7 器件編程
9.3 Xilinx Foundation F1.5系統(tǒng)設(shè)計技巧
9.3.1 庫元件符號簡介
9.3.2 創(chuàng)建用戶元件符號
9.3.3 VHDL語言設(shè)計方法
第10章 可編程ASIC開發(fā)過程和設(shè)計實例
10.1 數(shù)字系統(tǒng)設(shè)計流程
10.2 可編程ASIC的開發(fā)過程
10.3 交通信號燈控制器
10 3.1 交通信號燈控制器功能
10.3.2 交通信號燈控制器的設(shè)計方案
10.3.3 利用ispEXPERT Design系統(tǒng)設(shè)計實現(xiàn)交通信號燈控制器
10.4 數(shù)字頻率計
10.4.1 頻率計的功能
10.4.2 頻率計的設(shè)計方案
10.4.3 利用MAX＋plus II系統(tǒng)設(shè)計實現(xiàn)頻率計
10.5 數(shù)字鐘
10.5.1 數(shù)字鐘的功能
10.5.2 數(shù)字鐘設(shè)計方案
10.5.3 用Xilinx Foundation系統(tǒng)設(shè)計實現(xiàn)數(shù)字鐘
第11章 可編程ASIC實驗系統(tǒng)和可編程模擬器件PAC
11.1 概述
11.2 EDA-III系統(tǒng)主要構(gòu)成
11.3 系統(tǒng)使用說明
11.4 EDA-m系統(tǒng)子板接入
11.5 可編程模擬器件PAC20子板
11.5.1 可編程模擬器件簡介
11.5.2 ispPAC10器件內(nèi)部結(jié)構(gòu)和性能
11.5.3 ispPAC20器件內(nèi)部結(jié)構(gòu)和性能
11.5.4 可編程模擬器件的開發(fā)工具