VHDL語言與FPGA設計：基于Protel DXP開發(fā)平臺

前言
第1章 概述
1.1 PLD、CPLD及FPGA
1.2 CPLD/FPGA結構與原理
1.2.1 基于乘積項（Product-Term）的CPLD結構
1.2.2 乘積項結構CPLD的邏輯實現原理
1.2.3 查找表（Look-Up-Table）的原理與結構
1.2.4 基于查找表（LUT）的FPGA的結構
1.2.5 查找表結構的FPGA邏輯實現原理
1.3 數字系統的設計方法
1.3.1 傳統的硬件設計方法
1.3.2 EDA設計
1.4 PLD系統設計方式
1.4.1 基于原理圖的PLD設計
1.4.2 基于HDL的PLD設計
1.4.3 HDL與原理圖的混合設計
1.5 硬件描述語言
1.5.1 硬件描述語言的分類
1.5.2 VHDL語言的特點
1.5.3 PLD開發(fā)工具
1.6 可編程邏輯器件的最新發(fā)展趨勢
1.7 思考與練習
第2章 認識Protel DXP
2.1 Protel DXP的系統需求
2.2 初識Protel DXP
2.2.1 設置系統參數
2.2.2 Protel DXP文檔組織
2.3 面板的操控
2.4 工具欄的擺放
2.4.1 啟動原理圖編輯器
2.4.2 擺放工具欄
2.5 關閉文檔及編輯窗口
2.6 思考與練習
第3章 基于原理圖的FPGA設計
3.1 認識Protel DXP_Sch設計界面
3.2 創(chuàng)建FPGA設計項目
3.2.1 創(chuàng)建項目組文檔
3.2.2 FPGA項目文檔
3.2.3 設置FPGA項目選項
3.3 創(chuàng)建原理圖源文件
3.3.1 圖紙創(chuàng)建及設置
3.3.2 廠家選擇及單元庫的裝載
3.3.3 放置元件
3.3.4 放置端口
3.3.5 創(chuàng)建連接
3.4 設計配置
3.5 產生EDIF-FPGA網表
3.6 后向標注FPGA項目
3.7 后向標注PCB項目
3.8 仿真分析
3.8.1 創(chuàng)建測試平臺文檔
3.8.2 仿真FPGA設計
3.9 思考與練習
第4章 VHDL語言程序結構
4.1 VHDL程序的設計單元
4.1.1 實體的組織和設計
4.1.2 實體說明
4.1.3 構造體
4.2 構造體的描述方式
4.2.1 構造體的行為描述方式
4.2.2 構造體的數據流描述方式
4.2.3 構造體的結構描述方式
4.3 構造體的子結構
4.3.1 構造體的多模塊描述
4.3.2 構造體的多進程描述
4.3.3 構造體的子程序描述
4.4 庫、包集合及包集合體
4.4.1 庫
4.4.2 包集合
4.4.3 包集合體
4.5 配置
4.6 在Protel DXP環(huán)境下編輯VHDL源文件
4.6.1 創(chuàng)建源文件
4.6.2 設計仿真
4.7 思考與練習
第5章 對象、數據類型及運算符
5.1 信號的使用
5.1.1 信號的初始化
5.1.2 信號的使用
5.2 變量的使用
5.3 常數及常量的使用
5.3.1 常數
5.3.2 常量
5.4 數據類型及子類型
5.4.1 標量類型
5.4.2 復合類型
5.4.3 存取及不完全類型
5.4.4 文件類型
5.5 類型轉換及類型標記
5.5.1 顯式類型轉換
5.5.2 類型轉換函數
5.5.3 多義常量類型
5.5.4 決斷和非決斷類型
5.6 了解VHDL的運算符
5.6.1 邏輯運算符
5.6.2 關系運算符
5.6.3 adding運算符
5.6.4 符號運算符
5.6.5 multiplying運算符
5.6.6 其他運算符
5.7 思考與練習
第6章 標準邏輯的使用
6.1 IEEE 1164標準
6.1.1 IEEE 1164標準的優(yōu)點
6.1.2 使用標準邏輯包
6.1.3 std_logic_vector和Std_ulogic_vector
6.2 類型轉換及標準邏輯
6.3 IEEE 1164標準邏輯數據類型
6.3.1 Std_ulogic類型
6.3.2 Std_ulogic_vector類型
6.3.3 Std_logic類型
6.3.4 Std_logic_vector類型
6.4 標準邏輯運算符
6.4.1 邏輯運算符
6.4.2 數組邏輯運算符
6.5 標準邏輯類型轉換函數
6.5.1 類型轉換函數
6.5.2 強制類型轉換函數
6.6 邊沿檢測及其他函數
6.6.1 邊沿檢測函數
6.6.2 其他函數
6.7 1076.3標準
6.7.1 數值型數據類型的使用
6.7.2 數值型標準運算符
6.7.3 數字大小調整函數
6.7.4 數值類型轉換函數
6.7.5 數值匹配函數
6.7.6 數值變換函數
6.8 思考與練習
第7章 并發(fā)語句
7.1 并發(fā)域
7.2 信號代入語句
7.2.1 并發(fā)信號代入語句
7.2.2 條件信號代入語句
7.2.3 選擇信號代入語句
7.2.4 條件與選擇信號代入語句的對比
7.3 并發(fā)過程調用語句
7.4 生成語句
7.4.1 for-generate語句
7.4.2 if-generate語句
7.5 并發(fā)進程語句
7.6 元件例化語句
7.7 端口及類屬的映射語句
7.7.1 端口映射語句
7.7.2 類屬映射語句
7.8 延時說明子句
7.8.1 慣性延時語句
7.8.2 傳輸延時語句
7.9 信號驅動
7.10 思考與練習
第8章 順序語句
8.1 進程中的順序語句
8.1.1 用進程語句描述組合邏輯
8.1.2 用進程語句描述寄存器邏輯
8.1.3 用進程語句描述狀態(tài)機
8.1.4 用進程描述測試激勵
8.2 子程序中的順序語句
8.3 信號及變量代入語句
8.4 If語句
8.4.1 簡單if語句結構
8.4.2 if語句的雙路選擇結構
8.4.3 if語句的多路選擇結構
8.5 Case語句
8.6 Loop語句
8.6.1 For loop結構
8.6.2 While loop語句
8.6.3 無限循環(huán)語句
8.6.4 Exit語句
8.6.5 Next語句
8.7 Wait語句
8.7.1 wait on結構
8.7.2 wait-until結構
8.7.3 wait for結構
8.8 Assert語句
8.9 Null語句
8.10 思考與練習
第9章 對象的屬性描述
9.1 數值類屬性
9.1.1 一般數據的數值屬性
9.1.2 數組的數值屬性
9.1.3 塊的數值屬性
9.1.4 實體的數值屬性
9.2 函數類屬性
9.2.1 數據類型的屬性函數
9.2.2 數組的屬性函數
9.2.3 信號的屬性函數
9.3 信號類屬性
9.3.1 S'delayed[(t)]屬性
9.3.2 S'stable[(t)]屬性
9.3.3 S'quiet[(t)]屬性
9.3.4 S'transaction[(t)]屬性
9.4 數據類型類屬性
9.5 區(qū)間類屬性
9.6 自定義屬性
9.7 思考與練習
第10章 配置
10.1 默認配置
10.2 元件建模與元件配置
10.2.1 元件建模
10.2.2 元件配置
10.3 Generic配置
10.4 Block的配置
10.5 構造體的配置
10.6 思考與練習
第11章 測試平臺的描述
11.1 一個簡單的測試臺
11.2 用斷言語句顯示復雜字符串
11.3 使用循環(huán)語句及多進程
11.4 編寫測試向量
11.5 使用text I/O
11.5.1 讀出/寫入表格數據
11.5.2 非表格數據的讀出
11.6 使用Protel DXP測試平臺程序模板
11.6.1 創(chuàng)建FPGA項目文檔及源文件
11.6.2 為設計創(chuàng)建測試平臺程序
11.7 思考與練習
第12章 VHDL與原理圖的混合設計
12.1 創(chuàng)建VHDL設計文檔
12.2 創(chuàng)建VHDL頂級原理圖文檔
12.3 FPGA項目設置
12.4 設計編譯
12.5 創(chuàng)建VHDL測試平臺程序
12.6 設計仿真
12.7 思考與練習
第13章 組合邏輯電路的VHDL設計
13.1 門電路設計
13.1.1 四2輸入與非門（74HCT00）
13.1.2 四2輸入或非門（74HCT32）
13.1.3 N輸入與門
13.1.4 異或門
13.2 比較器的設計
13.2.1 4位二進制數大小比較器（74HC85）
13.2.2 8位相等比較器（74HCT688）
13.3 譯碼器的設計
13.3.1 7段BCD碼顯示譯碼器（74LS48）
13.3.2 對2-4譯碼器（72HCT139）
13.3.3 3-8線譯碼器（74LS138）
13.3.4 地址譯碼器（M68008）
13.4 數據選擇器
13.5 編碼器
13.5.1 8-3優(yōu)先編碼器（74LS148）
13.5.2 漢明糾錯碼編碼器
13.6 運算器
13.6.1 半加器
13.6.2 全加器
13.6.3 N位加法器
13.6.4 全減器
13.6.5 4位加/減器
13.6.6 求補運算器
13.7 總線器件的設計
13.7.1 8位總線收發(fā)器（74HCT245）
13.7.2 三態(tài)總線
13.8 編碼轉換器
13.8.1 BCD碼轉換為二進制數
13.8.2 8421BCD碼轉換為余3碼
13.8.3 BCD碼轉換為移位碼
13.8.4 BCD碼轉換為格雷碼
13.8.5 二進制轉換成BCD碼
13.9 奇偶校驗位發(fā)生器設計
13.10 思考與練習
第14章 時序邏輯電路設計
14.1 觸發(fā)器的設計
14.1.1 D觸發(fā)器設計
14.1.2 JK觸發(fā)器設計
14.2 計數器設計
14.2.1 同步計數器設計
14.2.2 異步計數器設計
14.3 寄存器設計
14.3.1 鎖存寄存器設計
14.3.2 移位寄存器
14.4 思考與練習
第15章 有限狀態(tài)機(FSMs)
15.1 反饋機制
15.1.1 反饋信號
15.1.2 反饋變量
15.2 Moore狀態(tài)機
15.2.1 輸出寄存器
15.2.2 輸入寄存器
15.3 Mealy狀態(tài)機
15.4 狀態(tài)機的設計步驟
15.5 狀態(tài)機設計舉例
15.5.1 Mealy狀態(tài)機設計
15.5.2 Moore狀態(tài)機設計
15.6 思考與練習
第16章 CPU及外圍器件設計
16.1 存儲器設計
16.1.1 只讀存儲器（ROM）
16.1.2 隨機讀寫存儲器（RAM）
16.2 模數及數模轉換器
16.2.1 模數轉換器
16.2.2 數模轉換器
16.3 簡單微處理器設計
16.3.1 CPU指令定義包集合
16.3.2 運算函數包集合
16.3.3 256字節(jié)ROM設計
16.3.4 16字節(jié)RAM設計
16.3.5 8位CPU模型設計
16.3.6 微處理器系統結構描述
16.4 可編程并行接口8255A的設計
16.5 思考與練習
參考文獻