Verilog HDL硬件描述語言

第一章 緒論 
  1．1 初步了解Verilog HDL 
  1．2 Verilog HDL的歷史 
  1．3 Verilog HDL的主要能力 
  1．4 系統(tǒng)集成電路設計技術 
    1．4．1 系統(tǒng)級集成電路設計方法 
    1．4．2 系統(tǒng)級集成電路設計中的IP問題 
    1．4．3 系統(tǒng)級集成電路測試技術 
    1．4．4 系統(tǒng)級集成電路芯片加工技術 
    1．4．5 系統(tǒng)級集成電路的發(fā)展未來 
  1．5 與VHDL的區(qū)別 
第二章 VHDL語言初探 
  2．1 概述 
  2．2 EDA 
  2．3 相關概念 
    2．3．1 行為描述語言 
    2．3．2 數(shù)據(jù)流描述語言 
    2．3．3 網(wǎng)表描述語言 
  2．4 硬件仿真 
  2．5 VHDL背景 
    2．5．1 VHDL歷史與特點 
    2．5．2 已存在的語言 
    2．5．3 VHDL要求 
  2．6 VHDL語言 
  2．7 VHDL中的基本概念 
    2．7．1 基本概念 
    2．7．2 并發(fā)性和時序 
    2．7．3 對象與數(shù)據(jù)類型 
    2．7．4 VHDL的主要構件 
  2．8 行為建模 
  2．9 順序進程 
  2．10 值類屬性 
第三章 Verilog結構 
  3．1 模塊 
  3．2 模塊測試 
  3．3 時延及數(shù)據(jù)流 
  3．4 行為描述方式 
  3．5 結構化描述形式 
  3．6 混合設計描述方式 
  3．7 設計模擬 
  3．8 描述 
  3．9 數(shù)據(jù)類型 
  3．10 運算符和表達式 
  3．11 其他語句 
  3．12 任務和函數(shù)結構 
  3．13 時序控制 
  3．14 Verilog-XL仿真 
  3．15 并行的概念 
  3．16 功能與任務 
  3．17 描述的類型 
  3．18 不同模塊中的變量存取 
第四章 Verilog HDL基本要素 
  4．1 標識符 
  4．2 注釋 
  4．3 格式 
  4．4 系統(tǒng)任務和函數(shù) 
  4．5 編譯指令 
  4．6 值集合 
  4．7 數(shù)據(jù)類型 
  4. 8 參數(shù) 
  4．9 C與Verilog HDL語言 
  4．10 改進嵌入算子 
  4．11 使用狀態(tài)信息 
  4．12 寄存器的使用 
  4．13 傳播常量 
  4．14 隨機邏輯描述 
  4．15 共享復雜算子 
  4．16 關鍵路徑提取 
第五章 模塊基本結構 
第六章 行為描述 
第七章 Verilog HDL簡單設計 
第八章 硬盤控制器子系統(tǒng)模塊化設計 
第九章 PCI局部總線控制器設計 
第十章 Verilog建模與調(diào)試技巧 
第十一章 自測電路 
附錄A Verilog HDL形式化語法定義 
附錄B Verilog關鍵詞 
附錄C HDL編譯器不支持的Verilog結構 
附錄D Verilog HDL設計練習