VHDL語(yǔ)言及其應(yīng)用

     目 錄
   第一章 硬件模型概述
    1.1結(jié)構(gòu)模型
    1.2行為描述模型
    1.3離散事件時(shí)間模型
   第二章 基本的VHDL編程語(yǔ)言
    2.1VHDL中預(yù)定義的基本詞法元素
    2.1.1注釋句
    2.1.2標(biāo)識(shí)符
    2.1.3數(shù)
    2.1.4字 符
    2.1.5字符串
    2.1.6位串BitString和位向量Bit—Vector
    2.2數(shù)據(jù)類型和對(duì)象
    2.2.1整數(shù)類型
    2.2.2浮點(diǎn)數(shù)類型
    2.2.3物理類型
    2.2.4枚舉類型
    2.2.5數(shù)組和記錄
    2.2.6子類型
    2.2.7預(yù)定義屬性
    2.3運(yùn)算符
    2.3.1邏輯運(yùn)算符
    2.3.2關(guān)系運(yùn)算符
    2.3.3算述運(yùn)算符
    2.3.4并置運(yùn)算符&
    2.3.5賦值運(yùn)算符
    2.3.6結(jié)合運(yùn)算符＝＞
    2.4順序語(yǔ)句
    2.4.1IF語(yǔ)句的概念
    2.4.2CASE語(yǔ)句
    2.5循環(huán)語(yǔ)句
    2.5.1WHILE語(yǔ)句
    2.5.2FOR語(yǔ)句
    2.6等待語(yǔ)句
    2.7斷言語(yǔ)句
    2.8子程序
    2.9程序包聲明和包體
   第三章 VHDL模型的組織
    3.1VHDL主要構(gòu)造
    3.2結(jié)構(gòu)化描述
    3.2.1實(shí)體聲明中的端口和構(gòu)件端口
    3.2.2塊語(yǔ)句
    3.3結(jié)構(gòu)體的行為描述
    3.3.1語(yǔ)句順序性和語(yǔ)句并行性
    3.3.2信號(hào)賦值和變量賦值
    3.3.3信號(hào)決斷和總線
    3.4模型的組織
    3.4.1設(shè)計(jì)庫(kù)
    3.4.2配置說(shuō)明
   第四章 VHDL綜合工具
    4.1基于VHDL的綜合編譯器
    4.1.1可利用的設(shè)計(jì)庫(kù)和程序包
    4.1.2設(shè)計(jì)舉例：簡(jiǎn)化的飲料機(jī)控制器專用電路
    4.2高級(jí)綜合工具
    4.2.1結(jié)構(gòu)化綜合工具AMICAL
    4.2.2綜合過程
   第五章 VHDL應(yīng)用樣例
    5.1DP32的技術(shù)條件及預(yù)定義程序包
    5.1.1DP32指令集
    5.1.2總線結(jié)構(gòu)和時(shí)序
    5.1.3數(shù)據(jù)類型程序包
    5.2實(shí)體聲明
    5.3行為描述模型
    5.4測(cè)試臺(tái)
    5.5寄存器傳輸級(jí)（RTL）結(jié)構(gòu)
    5.5.1DP32的RTL結(jié)構(gòu)文件
    5.5.2配置RTL測(cè)試臺(tái)
   附錄A VHDL的BNF格式
   附錄B 幫助記憶