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內(nèi)容簡介

　　本書講述的是90年代才開始在美國和其他先進的工業(yè)國家逐步推廣的利用硬件描述語言（VerilogHDL）設計復雜數(shù)字邏輯電路與系統(tǒng)的技術和方法。掌握了這種基本方法之后，就可以設計極其復雜的硬線（hardwired）數(shù)字邏輯電路與系統(tǒng)，如實時數(shù)字信號處理（DSP）電路系統(tǒng)等。＜br＞因為本書的內(nèi)容是獨立于開發(fā)環(huán)境的，所以書中并不介紹具體工具的使用，只介紹有關VerilogHDL建模、仿真、綜合以及TOPDOWN等現(xiàn)代設計思想、技術、方法和需要注意的要點。＜br＞全書共分為六章，第一章為VerilogHDL設計方法概述；第二章介紹VerilogHDL的基本語法；第三章介紹不同抽象級別的VerilogHDL模型；第四章講述有限狀態(tài)機和可綜合風格的VerilogHDL；第五章為可綜合的VerilogHDL設計實例（簡化的RISC-CPU設計簡介）；第六章介紹虛擬器件和虛擬接口模塊。書中各章都有大量的例題，每章后還附有思考題，可以幫助讀者理解書中的基本概念并掌握設計從簡單到非常復雜的各種風格模塊的技術。本書面向的對象是大學電子類和計算機工程類本科高年級學生和研究生，以及在專用數(shù)字電路與系統(tǒng)設計領域工作的工程師們。閱讀本書所需的基礎知識是數(shù)字電子技術基礎和C語言編程基礎知識。＜br＞

作者簡介

暫缺《復雜數(shù)字電路與系統(tǒng)的Verilog HDL設計技術》作者簡介

圖書目錄

第一章  Verilog HDL設計方法概述
   1. 1  硬件描述語言(HDL)
   1. 2  Verilog HDL的歷史
     1. 2. 1  什么是Verilog HDL
     1. 2. 2  Verilog HDL的產(chǎn)生及發(fā)展
   1. 3  Verilog HDL和VHDL的比較
   1. 4  Verilog HDL目前的應用情況和適用的設計
   1. 5  采用Verilog HDL設計復雜數(shù)字電路的優(yōu)點
     1. 5. 1  傳統(tǒng)設計方法——電路原理圖輸入法
     1. 5. 2  Verilog HDL輸入法與傳統(tǒng)的電路原理圖輸入法的比較
     1. 5. 3  Verilog HDL的標準化與軟核的重用
     1. 5. 4  軟核. 固核和硬核的概念以及它們的重用
   1. 6  Verilog HDL的設計流程簡介
     1. 6. 1  自頂向下(ToP—DOWN)設計的基本概念
     1. 6. 2  層次管理的基本概念
     1. 6. 3  具體模塊的設計編譯和仿真的過程
     1. 6. 4  對應具體工藝器件的優(yōu)化. 映象和布局布線
   1. 7  小  結
   思考題
第二章  Verilog HDL的基本語法
   2. 1  簡單的Verilog HDL模塊
     2. 1. 1  簡單的Verilog HDL程序介紹
     2. 1. 2  模塊的結構
     2. 1. 3  模塊的端口定義
     2. 1. 4  模塊內(nèi)容
   2. 2  數(shù)據(jù)類型及其常量. 變量
     2. 2. 1  常  量
     2. 2. 2  變  量
   2. 3  運算符及表達式
     2. 3. 1  基本的算術運算符
     2. 3. 2  位運算符
     2. 3. 3  邏輯運算符
     2. 3. 4  關系運算符
     2. 3. 5  等式運算符
     2. 3. 6  移位運算符
     2. 3. 7  位拼接運算符
     2. 3. 8  縮減運算符
     2. 3. 9  優(yōu)先級別
     2. 3. 10  關鍵詞
   2. 4  賦值語句和塊語句
     2. 4. 1  賦值語句
     2. 4. 2  塊語句
   2. 5  條件語句
     2. 5. 1  if—else語句
     2. 5. 2  case語句
     2. 5. 3  使用條件語句不當生成鎖存器的情況
   2. 6  循環(huán)語句
     2. 6. 1  forever語句
     2. 6. 2  repeat語句
     2. 6. 3  while語句
     2. 6. 4  for語句
   2. 7  結構說明語句
     2. 7. 1  initial語句
     2. 7. 2  always語句
     2. 7. 3  task和function說明語句
   2. 8  系統(tǒng)函數(shù)和任務
     2. 8. 1  $display和$write任務
     2. 8. 2  系統(tǒng)任務$monitor
     2. 8. 3  時間度量系統(tǒng)函數(shù)$time
     2. 8. 4  系統(tǒng)任務$finish
     2. 8. 5  系統(tǒng)任務$stop
     2. 8. 6  系統(tǒng)任務$readmemb和$readmemh
     2. 8. 7  系統(tǒng)任務$random
   2. 9  編預處理
     2. 9. 1  宏定義'define
     2. 9. 2  “文件包含”處理, 'include
     2. 9. 3  時間尺度, 'timescale
     2. 9. 4  條件編譯命令, 'ifdef, , 'else, , 'endif
   2. 10  小  結
   思考題
第三章  不同抽象級別的Verilog HDL模型
   3. 1  門級結構描述
     3. 1. 1  與非門. 或門和反向器等及其說明語法
     3. 1. 2  用門級結構描述D觸發(fā)器
     3. 1. 3  由已經(jīng)設計成的模塊構成更高一層的模塊
   3. 2  Verilog HDL的行為描述建模
     3. 2. 1  僅用于產(chǎn)生仿真測試信號的VerilogHDL行為措述建模
     3. 2. 2  Verilog HDL建模在TOP—DOWN設計中的作用和行為建模的可綜合性問題
   3. 3  用Verilog HDL建模進行TOP—DOWN設計的實例
   3. 4  小  結
   思考題
第四章  有限狀態(tài)機和可綜合風格的Verilog HDL
   4. 1  有限狀態(tài)機
     4. 1. 1  用Verilog HDL語言設計可綜合的狀態(tài)機的指導原則
     4. 1. 2  典型的狀態(tài)機實例
     4. 1. 3  綜合的一般原則
     4. 1. 4  語言指導原則
   4. 2  可綜合風格的Verilog HDL模塊實例
     4. 2. 1  組合邏輯電路設計實例
     4. 2. 2  時序邏輯電路設計實例
     4. 2. 3  狀態(tài)機的置位與復位
     4. 2. 4  復雜時序邏輯電路設計實踐
第五章  可綜合的Verilog HDL設計實例—簡化的RISC_CPU設計簡介
   5. 1  什么是CPU
   5. 2  RISC_CPU的結構
     5. 2. 1  時鐘發(fā)生器
     5. 2. 2  指令寄存器
     5. 2. 3  累加器
     5. 2. 4  算術運算器
     5. 2. 5  數(shù)據(jù)控制器
     5. 2. 6  地址多路器
     5. 2. 7  程序計數(shù)器
     5. 2. 8  狀態(tài)控制器
     5. 2. 9  外圍模塊
   5. 3  RISC—CPU的操作和時序
     5. 3. 1  系統(tǒng)的復位和啟動操作
     5. 3. 2  總線讀操作
     5. 3. 3  寫總線操作
   5. 4  RISC—CPU的尋址方式和指令系統(tǒng)
   5. 5  RISC—CPU模塊的調(diào)試
     5. 5. 1  RISC—CPU模塊的前仿真
     5. 5. 2  RISC—CPU模塊的綜合
     5. 5. 3  RISC—CPU模塊的優(yōu)化和布局布線
   思考題
第六章  虛擬器件和虛擬接口模型
   6. 1  虛擬器件和虛擬接口模塊的供應商
   6. 2  虛擬接口模塊的實例
參考文獻