數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)教程

目
錄
序
前言
第1章
數(shù)字系統(tǒng)的概念 1
1.1
什么是數(shù)字系統(tǒng) 1
1.2
數(shù)字系統(tǒng)的概況 2
1.2.1
層次 2
1.2.2
個(gè)人計(jì)算機(jī) 2
1.3
二進(jìn)制數(shù)的介紹 3
1.4
數(shù)據(jù)的表示 5
1.5
二進(jìn)制數(shù)及十進(jìn)制數(shù) 6
1.5.1
二進(jìn)制到十進(jìn)制的轉(zhuǎn)換 6
1.5.2
十進(jìn)制到二進(jìn)制的轉(zhuǎn)換 8
1.5.3
小數(shù) 9
1.5.4
十六進(jìn)制數(shù) 10
1.6
單元和層次 11
1.7
系統(tǒng)原語 14
1.8
量度 16
1.9
本書的層次安排 17
1.10
問題 19
第2章
布爾代數(shù)和邏輯門 22
2.1
數(shù)據(jù)表示及處理 22
2.2
基本邏輯運(yùn)算 23
2.2.1
非運(yùn)算 23
2.2.2
或門 24
2.2.3
與門 25
2.3
基本恒等式 26
2.3.1
非恒等式 26
2.3.2
或恒等式 26
2.3.3
與恒等式 27
2.4
代數(shù)定律 27
2.4.1
交換律 27
2.4.2
結(jié)合律 27
2.4.3
分配律 28
2.5
或非門和與非門 29
2.6
有用的布爾恒等式 31
2.7
代數(shù)簡化 32
2.8
完全邏輯集 34
2.8.1
基于與非門的邏輯 35
2.8.2
基于或非門的邏輯 35
2.9
IEEE邏輯門符號(hào) 36
2.10
問題 37
第3章
組合邏輯設(shè)計(jì) 41
3.1
問題的確定 41
3.2
標(biāo)準(zhǔn)邏輯形式 42
3.2.1
乘積之和形式 42
3.2.2
和之乘積形式 43
3.3
提取標(biāo)準(zhǔn)形式 44
3.3.1
最小項(xiàng)和最大項(xiàng) 45
3.3.2
SOP和POS形式的屬性 47
3.4
異或門及等效運(yùn)算 47
3.5
邏輯陣列 49
3.5.1
AND陣列和OR陣列 49
3.5.2
SOP陣列和POS陣列 52
3.5.3
邏輯陣列的應(yīng)用 55
3.6
BCD和7段顯示 55
3.7
卡諾圖 58
3.8
3變量卡諾圖 61
3.8.1
“不關(guān)心”條件 64
3.8.2
可選的3變量卡諾圖布局 65
3.9
4變量卡諾圖 66
3.10
邏輯設(shè)計(jì)者的作用 69
3.11
問題 69
第4章
數(shù)字硬件 75
4.1
將電壓作為邏輯變量 75
4.2
數(shù)字集成電路 76
4.3
邏輯延遲時(shí)間 80
4.3.1
輸出轉(zhuǎn)換時(shí)間 80
4.3.2
傳輸延時(shí) 82
4.3.3
扇入和扇出 83
4.3.4
擴(kuò)展到其他邏輯門 84
4.3.5
邏輯級(jí)聯(lián) 85
4.4
基本電子電路 88
4.4.1
電阻 88
4.4.2
電容 89
4.4.3
RC電路 91
4.4.4
RC電路在數(shù)字電路上的應(yīng)用 93
4.5
傳輸線 94
4.5.1
串?dāng)_ 95
4.5.2
電磁干擾 96
4.6
邏輯種類 97
4.6.1
CMOS 97
4.6.2
TTL 97
4.6.3
ECL 98
4.7
硬件設(shè)計(jì)者 99
4.8
問題 99
附錄 102
第5章
VHDL的基本概念 105
5.1
引言 105
5.1.1
基本概念 105
5.1.2
硬件描述語言的使用 106
5.2
VHDL中模塊的定義 106
5.2.1
并發(fā)運(yùn)算 112
5.2.2
標(biāo)識(shí)符 114
5.2.3
傳輸延遲 115
5.3
結(jié)構(gòu)建模 116
5.4
條件建模 121
5.5
二進(jìn)制字 124
5.6
庫 126
5.7
VHDL的學(xué)習(xí) 127
5.8
問題 127
第6章
CMOS邏輯電路 131
6.1
CMOS電子電路 131
6.2
電子邏輯門 132
6.3
MOSFET 133
6.4
CMOS中的NOT函數(shù) 136
6.4.1
互補(bǔ)對 136
6.4.2
CMOS反相器 137
6.5
MOSFET邏輯形式的應(yīng)用 138
6.5.1
NOR門 140
6.5.2
NAND門 142
6.5.3
CMOS與邏輯的聯(lián)系 143
6.6
CMOS中的復(fù)合邏輯門 144
6.6.1
3輸入邏輯門 145
6.6.2
通用的4輸入邏輯門 148
6.6.3
邏輯級(jí)聯(lián) 150
6.7
MOSFET的邏輯形式 151
6.7.1
FET的邏輯描述 151
6.7.2
電壓傳輸特征 152
6.7.3
互補(bǔ)定律 153
6.7.4
電流開關(guān) 155
6.7.5
光纖傳輸網(wǎng)絡(luò) 156
6.8
問題 157
第7章
硅芯片和VLSI 163
7.1
VLSI工程 163
7.1.1
計(jì)算機(jī)芯片 163
7.1.2
硅晶體特性 164
7.1.3
pn結(jié) 166
7.1.4
硅器件 167
7.2
掩膜和光刻 168
7.3
MOSFET 171
7.3.1
MOSFET開關(guān) 172
7.3.2
pFET 176
7.3.3
MOSFET設(shè)計(jì)規(guī)則 178
7.3.4
晶體管等比例縮小 179
7.4
基本電路版圖 181
7.4.1
CMOS反相器 181
7.4.2
電氣模型 183
7.5
MOSFET陣列和與或非門 188
7.5.1
連線策略 189
7.5.2
與非門和或非門 190
7.5.3
復(fù)合門 190
7.5.4
小結(jié) 192
7.6
單元.?庫和層次化設(shè)計(jì) 192
7.6.1
創(chuàng)建單元庫 192
7.6.2
單元布局 194
7.6.3
系統(tǒng)層次 195
7.7
布局和布線 196
7.7.1
互連 198
7.7.2
線延遲 199
7.8
問題 200
第8章
邏輯部件 204
8.1
數(shù)字部件的概念 204
8.2
相等比較器 205
8.3
有效BCD碼檢測部件 206
8.4
譯碼器 207
8.5
多路復(fù)用器 209
8.5.1
作為邏輯單元的多路復(fù)用器 212
8.5.2
VHDL描述 213
8.6
多路輸出選擇器 214
8.6.1
VHDL描述 215
8.6.2
多路傳輸系統(tǒng) 216
8.7
二進(jìn)制加法器 217
8.7.1
全加器 218
8.7.2
半加器 219
8.7.3
加法器電路 219
8.7.4
VHDL描述 221
8.7.5
并行加法器 222
8.7.6
加法器CMOS電路 224
8.8
減法 225
8.8.1
減法邏輯電路 228
8.8.2
負(fù)數(shù) 230
8.9
乘法 232
8.10
傳輸門邏輯 234
8.10.1
傳輸門多路復(fù)用器 235
8.10.2
異或門和同異門 236
8.10.3??CMOS傳輸門 237
8.11
小結(jié) 238
8.12
問題 239
第9章
存儲(chǔ)元件與陣列 243
9.1
一般屬性 243
9.2
鎖存器 243
9.2.1
SR鎖存器 244
9.2.2
D鎖存器 246
9.3
時(shí)鐘與同步 246
9.3.1
時(shí)鐘SR鎖存器 247
9.3.2
時(shí)鐘D鎖存器 248
9.4
主-從觸發(fā)器和邊沿觸發(fā)器 248
9.4.1
主-從D型觸發(fā)器 248
9.4.2
其他類型的觸發(fā)器 253
9.5
寄存器 254
9.5.1
基本存儲(chǔ)寄存器 254
9.5.2
移位寄存器 255
9.6
隨機(jī)存取存儲(chǔ)器 258
9.6.1
靜態(tài)RAM單元 258
9.6.2
SRAM陣列 259
9.6.3
動(dòng)態(tài)RAM 262
9.6.4
奇偶和錯(cuò)誤檢驗(yàn)碼 262
9.7
只讀存儲(chǔ)器 264
9.8
CD?ROM 265
9.9
CMOS?存儲(chǔ)器 268
9.9.1
CMOS?SRAM 268
9.9.2
動(dòng)態(tài)存儲(chǔ)器 269
9.9.3
ROM 272
9.10
傳輸門電路 272
9.10.1
基本鎖存器 272
9.10.2
TG觸發(fā)器 274
9.11
問題 275
第10章
時(shí)序邏輯網(wǎng)絡(luò) 278
10.1
時(shí)序邏輯網(wǎng)絡(luò)的概念 278
10.1.1
時(shí)序邏輯網(wǎng)絡(luò)的要求 279
10.1.2
時(shí)序邏輯網(wǎng)絡(luò)的基本結(jié)構(gòu) 280
10.2
時(shí)序邏輯網(wǎng)絡(luò)分析 282
10.2.1
單狀態(tài)變量電路 282
10.2.2
多狀態(tài)變量電路 285
10.2.3
時(shí)序電路的一般特征 287
10.3
時(shí)序電路設(shè)計(jì) 287
10.4
二進(jìn)制計(jì)數(shù)器 289
10.5
狀態(tài)機(jī)的重要性 292
10.6
問題 293
第11章
計(jì)算機(jī)基礎(chǔ) 297
11.1
計(jì)算機(jī)操作概述 297
11.1.1
計(jì)算機(jī)的主要組件 297
11.1.2
計(jì)算機(jī)能做什么 298
11.1.3
馮·諾依曼模型 299
11.1.4
編程 300
11.1.5
計(jì)算機(jī)寄存器 301
11.2
中央處理器：初識(shí) 302
11.2.1
取指令網(wǎng)絡(luò) 302
11.2.2
數(shù)據(jù)通道的概念 303
11.2.3
數(shù)據(jù)通道操作 305
11.3
數(shù)據(jù)通道組件 306
11.3.1
寄存器文件 306
11.3.2
算術(shù)邏輯單元 309
11.3.3
局部存儲(chǔ)器 312
11.4
指令和數(shù)據(jù)通道 312
11.5
控制器 318
11.6
CISC和RISC體系結(jié)構(gòu) 321
11.6.1
CISC和微編程 322
11.6.2
RISC機(jī)器 323
11.6.3
現(xiàn)代計(jì)算機(jī) 324
11.7
浮點(diǎn)操作 325
11.7.1
算術(shù)操作 326
11.7.2
計(jì)算機(jī)應(yīng)用 327
11.8
計(jì)算機(jī)設(shè)計(jì)的VLSI 327
11.9
問題 329
第12章
先進(jìn)計(jì)算機(jī)概念 333
12.1
計(jì)算速度 333
12.2
流水線 333
12.2.1
數(shù)據(jù)冒險(xiǎn) 338
12.2.2
解決冒險(xiǎn) 339
12.3
高速緩存 339
12.4
超標(biāo)量結(jié)構(gòu) 344
12.5
并行計(jì)算的基本概念 345
12.5.1
并行機(jī)分類 347
12.5.2
并行計(jì)算示例 348
12.5.3
一般結(jié)構(gòu) 351
12.5.4
通用設(shè)計(jì)變量 353
12.5.5
互聯(lián)網(wǎng)絡(luò) 353
12.5.6
并行計(jì)算的挑戰(zhàn) 355
12.5.7
光互聯(lián) 355
12.6
問題 356
12.7
參考文獻(xiàn) 359
結(jié)束語 360